Xilinx 3D IC技術(shù)簡介

跨Die約束？SLR？SSI？這些是使用UltraScale+/V7常見的概念，但是這些概念到底什么意思？有什么聯(lián)系？下面我們從根本上去解釋這些概念。

SSI技術(shù)-從概念到現(xiàn)實(shí)

SOC和NOC概念傳統(tǒng)的SoC現(xiàn)在很常見，現(xiàn)在用的手機(jī)CPU等都是采用這種方式，常見的架構(gòu)如下：

系統(tǒng)采用總線互連結(jié)構(gòu)，多核間的通訊問題已經(jīng)成為制約系統(tǒng)性能提升的主要瓶頸。

NOC的概念提出來很多年了，但是使用該總線的IC相對很少，但是最近幾年興起的RISC-V或許會在未來更多的應(yīng)用這一總線。NoC是指在單芯片上集成大量的計算資源以及連接這些資源的片上通信網(wǎng)絡(luò)，如圖1所示。NoC包括計算和通信兩個子系統(tǒng)，計算子系統(tǒng)完成廣義的“計算”任務(wù)。

PE既可以是現(xiàn)有意義上的CPU、SoC，也可以是各種專用功能的IP核或存儲器陣列、可重構(gòu)硬件等；通信子系統(tǒng)（圖中由Switch組成的子系統(tǒng)）負(fù)責(zé)連接PE，實(shí)現(xiàn)計算資源之間的高速通信。通信節(jié)點(diǎn)及其間的互連線所構(gòu)成的網(wǎng)絡(luò)被稱為片上通信網(wǎng)絡(luò)（On-Chip Network， OCN），它借鑒了分布式計算系統(tǒng)的通信方式，用路由和分組交換技術(shù)替代傳統(tǒng)的片上總線來完成通信任務(wù)（參考：http://www.socialnewsupdate.com/d.html）。

通過上面的兩個總線基礎(chǔ)，對于Xilinx采用的3D IC概念的理解就不是很難了。

介紹參考：WP380

隨著FPGA在系統(tǒng)設(shè)計中的地位越來越重要，設(shè)計變得越來越龐大和復(fù)雜，對邏輯容量和片上資源的要求也越來越高。到目前為止，F(xiàn)PGA主要依靠摩爾定律來滿足這一需求，每一代新工藝都能提供近兩倍的邏輯容量。然而，要跟上當(dāng)今高端市場的需求，摩爾定律所能提供的還遠(yuǎn)遠(yuǎn)不夠。

FPGA技術(shù)最積極的使用者渴望采用每一代FPGA中容量最高、帶寬最高的器件。然而，供應(yīng)商在產(chǎn)品生命周期的早期構(gòu)建此類FPGA的挑戰(zhàn)可能會限制其提供客戶生產(chǎn)運(yùn)行所需設(shè)備數(shù)量的能力。這是因?yàn)閷?shí)現(xiàn)可重編程技術(shù)的電路開銷對最大的FPGA的可制造性產(chǎn)生了負(fù)面影響。在新工藝節(jié)點(diǎn)的早期階段，當(dāng)缺陷密度較高時，隨著模具尺寸的增大，模具成品率急劇下降。隨著制造工藝的成熟，缺陷密度下降，大型模具的可制造性顯著提高。

因此，雖然最大的FPGA在產(chǎn)品推出時供不應(yīng)求，但隨著時間的推移，它們的數(shù)量最終會滿足最終客戶的數(shù)量需求。為了應(yīng)對可編程的需求，一些領(lǐng)先的客戶向Xilinx提出挑戰(zhàn)，要求Xilinx在產(chǎn)品推出后盡快用最大的fpga支持其批量生產(chǎn)需求。

例如，電信市場需要集成數(shù)十個串行收發(fā)器的FPGA，以提供高信號完整性。設(shè)備還需要提供廣泛的互連邏輯和塊RAM，用于數(shù)據(jù)處理和流量管理，同時保持當(dāng)前的外形尺寸和電源。為了獲得先發(fā)制人的優(yōu)勢，設(shè)備制造商希望盡快增加新產(chǎn)品的制造。

Xilinx以一種創(chuàng)新的方法響應(yīng)了這些要求，構(gòu)建了帶寬和容量等于或超過最大單片F(xiàn)PGA芯片的FPGA芯片，具有較小芯片的制造和上市時間優(yōu)勢，以加快批量生產(chǎn)。SSI技術(shù)實(shí)現(xiàn)了這些優(yōu)勢，它使用帶有微泵的無源硅插入器和通過硅通孔（TSV）將多個高度可制造的FPGA芯片片（稱為超級邏輯區(qū)（SLR））組合在一個封裝中。該技術(shù)還允許不同類型的芯片或硅工藝在插入器上互連。這種結(jié)構(gòu)稱為異構(gòu)FPGA。

互連多個FPGA的挑戰(zhàn)

SSI技術(shù)解決了先前阻礙將兩個或多個FPGA的互連邏輯結(jié)合起來以創(chuàng)建用于實(shí)現(xiàn)復(fù)雜設(shè)計的更大的“虛擬FPGA”的嘗試的挑戰(zhàn)。這些挑戰(zhàn)包括：

?可用的I/O數(shù)量不足以連接復(fù)雜的信號網(wǎng)絡(luò)，這些信號必須在分區(qū)設(shè)計的FPGA之間傳遞，也不足以將FPGA連接到系統(tǒng)的其余部分。

?信號在FPGA之間傳遞的延遲限制了性能。

?使用標(biāo)準(zhǔn)設(shè)備I/O在多個FPGA之間創(chuàng)建邏輯連接會增加功耗。

關(guān)鍵挑戰(zhàn)：有限的連通性

片上系統(tǒng)（SoC）設(shè)計由數(shù)百萬個門電路組成，這些門電路由多條總線、復(fù)雜的時鐘分配網(wǎng)絡(luò)和大量的控制信號組成。在多個FPGA之間成功地劃分SoC設(shè)計需要大量的I/O來實(shí)現(xiàn)跨越FPGA之間間隙的網(wǎng)絡(luò)。由于SoC設(shè)計包括1024位寬的總線，即使針對最高可用管腳數(shù)的FPGA封裝，工程師也必須使用數(shù)據(jù)緩沖和其他設(shè)計優(yōu)化，這些優(yōu)化對于實(shí)現(xiàn)高性能總線和其他關(guān)鍵路徑所需的數(shù)千個一對一連接效率較低。

封裝技術(shù)是造成這種I/O限制的關(guān)鍵因素之一。目前最先進(jìn)的軟件包提供大約1200個I/O引腳，遠(yuǎn)遠(yuǎn)低于所需的I/O總數(shù)。

在芯片級，I/O技術(shù)還存在另一個限制，因?yàn)镮/O資源的擴(kuò)展速度與每個新進(jìn)程節(jié)點(diǎn)的互連邏輯資源的擴(kuò)展速度不同。當(dāng)與用于在FPGA的核心構(gòu)建可編程邏輯資源的晶體管相比時，構(gòu)成器件I/O結(jié)構(gòu)的晶體管必須大得多，以提供芯片到芯片I/O標(biāo)準(zhǔn)所需的電流和電壓。因此，增加芯片上標(biāo)準(zhǔn)I/o的數(shù)量對于提供用于組合多個FPGA芯片的連接來說不是一個可行的解決方案。

關(guān)鍵挑戰(zhàn)：延遲過大

延遲增加是多FPGA方法的另一個挑戰(zhàn)。對于跨多個FPGA的設(shè)計，標(biāo)準(zhǔn)設(shè)備I/O會施加管腳到管腳的延遲，從而降低整體電路性能。此外，在標(biāo)準(zhǔn)I/O上使用時域復(fù)用（TDM）通過在每個I/O上運(yùn)行多個信號來增加虛擬管腳計數(shù)，這會帶來更大的延遲，從而使I/O速度降低4倍到32倍或更多。這些降低的速度對于ASIC原型設(shè)計和仿真來說通常是可以接受的，但是對于最終產(chǎn)品應(yīng)用來說通常太慢。

關(guān)鍵挑戰(zhàn)：Power Penalty

TDM方法也會導(dǎo)致更高的功耗。當(dāng)用于在多個FPGA之間的PCB線路上驅(qū)動數(shù)百個封裝到封裝的連接時，與在單片芯片上連接邏輯網(wǎng)絡(luò)相比，標(biāo)準(zhǔn)設(shè)備I/O引腳的功耗損失很大。

類似地，多芯片模塊（MCM）技術(shù)為在單個封裝中集成多個FPGA芯片提供了潛在的形狀因子縮減優(yōu)勢。然而，MCM方法仍然受到限制I/O計數(shù)以及不期望的延遲和功耗特性的限制。

關(guān)鍵挑戰(zhàn)：高速串行連接的信號完整性

特別是在高速串行I/O連接很常見的通信應(yīng)用中，信號完整性差可能成為實(shí)現(xiàn)設(shè)計關(guān)閉的主要瓶頸。FPGA必須提供適當(dāng)?shù)氖瞻l(fā)器信號保真度，否則必須花費(fèi)無數(shù)的時間來優(yōu)化I/O參數(shù)、修改PCB設(shè)計和執(zhí)行通道優(yōu)化以獲得設(shè)計成功。對于某些要求線速率超過25Gb/s的應(yīng)用程序，提供足夠的信號完整性是一項非常重要的任務(wù)。

Xilinx SSI技術(shù)為了克服這些限制，Xilinx開發(fā)了一種新的方法，用于構(gòu)建高容量和高性能fpga的生產(chǎn)量。新的解決方案通過提供更多的連接來實(shí)現(xiàn)多個芯片之間的高帶寬連接。與多FPGA或MCM方法相比，它還具有更低的延遲和顯著更低的功耗，同時能夠在單個封裝中集成大量的互連邏輯、收發(fā)器和片上資源。

在FPGA系列的密度范圍內(nèi)，中密度器件代表了“最佳點(diǎn)”。也就是說，與上一代器件相比，它們在芯片尺寸上提供的容量和帶寬明顯更大，在FPGA產(chǎn)品生命周期中可以比同一系列中的最大器件更早交付。因此，通過在單個器件中組合多個這樣的芯片，可以匹配或超過最大的單片器件所提供的容量和帶寬，但是具有較小芯片的制造和體積比優(yōu)勢。

Xilinx以創(chuàng)新的方式應(yīng)用了幾種成熟的技術(shù)，從而實(shí)現(xiàn)了這樣一種解決方案。通過將TSV和微泵技術(shù)與其創(chuàng)新的ASMBL相結(jié)合，體系結(jié)構(gòu)方面，Xilinx正在構(gòu)建一種新的FPGA，它提供滿足可編程需求所需的容量、性能、能力和功率特性。通過無源插入器，Xilinx SSI技術(shù)結(jié)合了多個FPGA。插入器提供數(shù)萬個芯片到芯片的連接，以實(shí)現(xiàn)超高的互連帶寬，功耗低得多，延遲為標(biāo)準(zhǔn)I/O的五分之一。

硅插入層最初是為各種芯片堆疊設(shè)計方法而開發(fā)的，它提供了模塊化設(shè)計靈活性和高性能集成，適用于廣泛的應(yīng)用。硅插入器作為基于硅制造工藝（例如，65 nm或45 nm工藝）的互連載體，在該工藝上多個芯片并排設(shè)置并互連。SSI技術(shù)避免了由于將多個FPGA芯片堆疊在彼此或MCM上而導(dǎo)致的功耗和可靠性問題。

與有機(jī)或陶瓷基板相比，在mcm中，硅插入層提供了更精細(xì)的互連幾何結(jié)構(gòu)（約20倍密集的線間距）以提供設(shè)備級互連層次結(jié)構(gòu)，支持10000多個管芯到管芯的連接。

用微泵制作用于疊層硅集成的FPGA芯片片Xilinx SSI技術(shù)的基礎(chǔ)是公司專有的ASBL體系結(jié)構(gòu)，一種模塊化結(jié)構(gòu)，包括以實(shí)現(xiàn)可配置邏輯塊（CLB）、塊RAM、DSP片、SelectIO等關(guān)鍵功能的瓷磚形式的Xilinx FPGA構(gòu)建塊。SelectIO和串行收發(fā)器。

這些資源被組織成列，然后組合起來創(chuàng)建一個FPGA。通過改變柱的高度和排列，可以創(chuàng)建各種各樣的設(shè)備來滿足不同的市場需求（圖2）。FPGA包含用于生成時鐘信號和用位流數(shù)據(jù)編程SRAM單元的附加塊，位流數(shù)據(jù)配置設(shè)備以實(shí)現(xiàn)最終用戶期望的功能。

從基本的ASMBL體系結(jié)構(gòu)構(gòu)造開始，Xilinx引入了三個關(guān)鍵的修改，它們支持堆疊硅集成。首先，每個芯片片接收自己的時鐘和配置電路。然后對布線結(jié)構(gòu)進(jìn)行了修改，使其能夠繞過傳統(tǒng)的并行和串行I/O電路，通過芯片表面的鈍化直接連接到FPGA邏輯陣列中的布線資源。

最后，每個單反相機(jī)都要經(jīng)過額外的加工步驟來制造微泵，將芯片連接到硅襯底上。正是這一創(chuàng)新使得連接的數(shù)量大大增加，延遲大大降低，功耗也大大低于使用傳統(tǒng)I/O（每瓦特的SLR到SLR連接帶寬是標(biāo)準(zhǔn)I/O的100倍）。

帶TSV的硅插入器無源硅插入器將多個FPGA SLR互連在一起。它是建立在一個低風(fēng)險，高產(chǎn)量的65nm工藝，并提供四層金屬化建設(shè)數(shù)以萬計的記錄道，連接多個FPGA芯片的邏輯區(qū)域。

組裝好的芯片組的“X射線視圖”的概念。它包含一個由四個FPGA單反并排安裝在無源硅插入器上的堆棧（底視圖）。插入器被顯示為透明的，以便能夠看到由硅插入器上的記錄道連接的FPGA SLR（不按比例）。

TSV與可控折疊芯片連接（C4）焊點(diǎn)相結(jié)合，使Xilinx能夠使用倒裝芯片組裝技術(shù)將FPGA/插入器堆棧安裝在高性能封裝基板上（見圖1）。粗間距TSV提供了封裝和FPGA之間的連接，用于并行和串行I/O、電源/接地、時鐘、配置信號等。

這項SSI技術(shù)包括許多正在申請專利，通過10000多個設(shè)備規(guī)模的連接，提供每秒數(shù)TB的芯片間帶寬，足以滿足最復(fù)雜的多模設(shè)計。Xilinx正在使用這項新技術(shù)來支持Virtex-7 fpga家族的幾個成員。

異種模具的SSI技術(shù)除了在硅插入器上集成同質(zhì)單反外，SSI技術(shù)還可以集成不同類型的芯片。在圖6中，Virtex-7 H870T FPGA通過硅插入器將三個SLR以及單獨(dú)的28G收發(fā)電路連接在一起。由于SLR和28Gb/s收發(fā)器電路代表不同的硅工藝和功能，Virtex-7HT FPGA是世界上第一個異構(gòu)體系結(jié)構(gòu)，它是由異構(gòu)芯片并排放置組成的FPGA，可以作為一個集成設(shè)備運(yùn)行。

將數(shù)字FPGA與收發(fā)器物理分離的關(guān)鍵好處之一是噪聲隔離。這確保了盡可能低的抖動和噪聲，以簡化設(shè)計關(guān)閉和降低電路板成本。

將28G收發(fā)器與SLR分離是異構(gòu)體系結(jié)構(gòu)如何為特定應(yīng)用實(shí)現(xiàn)最佳結(jié)果的一個示例。因?yàn)槭瞻l(fā)器是復(fù)雜的模擬電路，在單片設(shè)備上實(shí)現(xiàn)它們需要更復(fù)雜的設(shè)計方法。作為一個單獨(dú)的片，28G電路是為最大可能的容量和最佳可能的性能和功率，而不損害數(shù)字邏輯的功能。

異構(gòu)體系結(jié)構(gòu)的另一個好處是能夠?yàn)閭鹘y(tǒng)的FPGA資源提供不同比率的收發(fā)器。Virtex-7 HT FPGA具有多達(dá)16個28G收發(fā)器，實(shí)現(xiàn)了前所未有的集成，處于高帶寬設(shè)計的前沿。

Virtex-7系列表1所示的支持SSI的設(shè)備提供了前所未有的FPGA功能。這些設(shè)備提供多達(dá)：2000000個邏輯單元；68 Mb塊RAM；5335gmacs的DSP性能；1200個SelectIO引腳，支持1.6Gb/s LVDS并行接口；2784Gb/s聚合雙向帶寬。

表1：Virtex-7 FPGA

FPGAsPart Numbers

Virtex-7 TXC7V585T、XC7V2000T

Virtex-7 XTXC7VX330T、XC7VX415T、XC7VX485T、XC7VX550T、XC7VX690T、XC7VX1140T

Virtex-7 HTXC7VH580T、XC7VH870T

基于SSI技術(shù)的FPGA設(shè)計利用SSI技術(shù)，設(shè)計人員創(chuàng)建和管理單個設(shè)計項目。這是一個非常重要的優(yōu)勢，因?yàn)榭缍鄠€FPGA劃分大型設(shè)計會帶來許多復(fù)雜的設(shè)計挑戰(zhàn)，這些挑戰(zhàn)不適用于單片實(shí)現(xiàn)。

單片F(xiàn)PGA設(shè)計流程中的典型步驟包括：

?創(chuàng)建高級描述

?綜合成與硬件資源匹配的RTL描述

?執(zhí)行物理位置和路線

?估計時間并調(diào)整時間結(jié)束的設(shè)計

?生成bit流以編程FPGA

當(dāng)使用多個FPGA時，設(shè)計人員（或設(shè)計團(tuán)隊）必須在整個FPGA中劃分網(wǎng)絡(luò)表。使用多個網(wǎng)表意味著打開和管理多個項目，每個項目都有自己的設(shè)計文件、IP庫、約束文件、打包信息等。

多個FPGA設(shè)計的時序關(guān)閉也可能是非常具有挑戰(zhàn)性的。

計算和調(diào)整通過板到其他FPGA的傳播延遲帶來了新的復(fù)雜問題。同樣地，在多個FPGA中通過多個部分網(wǎng)表調(diào)試設(shè)計可能是極其復(fù)雜和困難的。

相比之下，SSI技術(shù)路由對用戶是透明的。用戶使用一個標(biāo)準(zhǔn)的合成和定時閉包流執(zhí)行單個設(shè)計的啟動和調(diào)試。為了加速集成和實(shí)現(xiàn)這種容量的設(shè)備（超過200萬個邏輯單元），Xilinx引入了Vivado 設(shè)計套件-一個開發(fā)環(huán)境，旨在支持當(dāng)前和未來的高容量設(shè)備。

應(yīng)用采用SSI技術(shù)的Xilinx-Virtex-7型FPGA突破了單片F(xiàn)PGA的局限性，在一些最苛刻的應(yīng)用中擴(kuò)展了其價值。例如，Virtex-7系列是下一代電信和網(wǎng)絡(luò)系統(tǒng)的理想選擇，在下一代電信和網(wǎng)絡(luò)系統(tǒng)中，數(shù)十個串行收發(fā)器被用來實(shí)現(xiàn)靈活的，

單個FPGA解決方案。這些設(shè)備也非常適合在ASIC原型中使用，可以作為預(yù)生產(chǎn)和/或初始生產(chǎn)ASIC的替代品。Virtex-7系列還為科學(xué)、石油和天然氣、金融、航空航天和國防以及生命科學(xué)應(yīng)用提供靈活、可擴(kuò)展、定制的高性能計算解決方案。

FPGA架構(gòu)中固有的并行性非常適合于高吞吐量處理和軟件加速。對多種高速并行和串行連接標(biāo)準(zhǔn)的支持使計算和通信系統(tǒng)得以融合。在航空航天和國防領(lǐng)域，采用SSI技術(shù)的FPGA提供的高收發(fā)信機(jī)數(shù)量和數(shù)千個DSP處理元件使先進(jìn)的雷達(dá)實(shí)現(xiàn)成為可能。

SSI技術(shù)-從概念到現(xiàn)實(shí)Xilinx在創(chuàng)建SSI技術(shù)時采用的開發(fā)策略始于廣泛的建模和隨后創(chuàng)建的一系列測試設(shè)備或測試車輛，用于設(shè)計支持、可制造性和可靠性驗(yàn)證。

這些測試車輛和應(yīng)力模擬模型顯示了疊層硅技術(shù)的另一個優(yōu)勢。與單片解決方案相比，硅插入器起到了緩沖作用，降低了低K介電應(yīng)力，提高了C4凸點(diǎn)可靠性。

對芯片堆熱影響的大量模擬和研究表明，采用SSI技術(shù)的器件的熱性能與單片器件相當(dāng)。

經(jīng)過近六年的廣泛研究和開發(fā)，Xilinx于2011年9月推出了世界上容量最高的FPGA，Virtex-7 2000T器件，該器件采用SSI技術(shù)。2012年5月，Xilinx發(fā)布了世界上第一款異構(gòu)設(shè)備Virtex-7 H580T，該設(shè)備采用28G收發(fā)器，針對Nx100G有線通信應(yīng)用（見Xilinx新聞稿：http://press.xilinx.com/phoenix.zhtml？c=212763&p=RssLanding&cat=news&id=17 00586）。

跨SLR處理跨SLR的長線數(shù)量是有限的，需要從一個SLR的特殊的地方有入口，需要先打拍從邏輯的FF在SLR內(nèi)部走線到SLR的入口附近的FF，然后過這個長線到接收FF，然后再走線到真實(shí)的接收邏輯（群內(nèi)大佬指點(diǎn)）。

所以跨SLR處理需要一個專門的寄存器打拍，每個SLR之間有一個專門用來跨die用的寄存器。

總結(jié)作為唯一一家將SSI技術(shù)應(yīng)用于超大容量和收發(fā)帶寬FPGA的FPGA制造商，Xilinx在系統(tǒng)級集成領(lǐng)域取得了重大突破。SSI技術(shù)使Xilinx能夠提供最高的邏輯密度、帶寬和片上資源，并在每個進(jìn)程節(jié)點(diǎn)以最快的速度實(shí)現(xiàn)批量生產(chǎn)。

使用SSI技術(shù)實(shí)現(xiàn)的FPGA進(jìn)行設(shè)計要比另一種設(shè)計簡單得多。靈活的工具流支持設(shè)計閉包自動化，同時允許用戶交互以實(shí)現(xiàn)更高的性能。

Xilinx目前正在運(yùn)送世界上容量最高的FPGA-Virtex-7 2000T設(shè)備，以及世界上第一個異構(gòu)FPGA-Virtex-7 H580T，兩者均采用SSI技術(shù)。有關(guān)更多信息，請訪問www.xilinx.com/virtex7。

參考資料https://www.xilinx.com/products/silicon-devices/3dic.html

https://www.xilinx.com/publications/white-papers/3d-ic-in-3d-fpgas.pdf

對于IC工藝上一些概念深入不多，如有問題，歡迎指正。

編輯：jq