99精品伊人亚洲|最近国产中文炮友|九草在线视频支援|AV网站大全最新|美女黄片免费观看|国产精品资源视频|精彩无码视频一区|91大神在线后入|伊人终合在线播放|久草综合久久中文

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Verilog HDL中定義的26個有關(guān)門級的關(guān)鍵字中常用的有哪些?

FPGA之家 ? 來源:YGOPRO de Space ? 作者:YGOPRO ? 2021-07-02 16:29 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

1、結(jié)構(gòu)描述形式

從電路結(jié)構(gòu)的角度來描述電路模塊,稱為結(jié)構(gòu)描述形式。

Verilog HDL中定義了26個有關(guān)門級的關(guān)鍵字,比較常用的有8個:

and nand nor or xor xnor buf not。

其調(diào)用格式為:

門類型 《實(shí)例名》(輸出,輸入1,輸入2,。。。。,輸入N)

eg. nand na01(na_out, a, b, c);

表示一個名字為na01的與非門,輸出為na_out,輸入為a,b,c。

2、數(shù)據(jù)流描述形式

對線型變量進(jìn)行操作,就是數(shù)據(jù)流描述形式。數(shù)據(jù)流描述一般采用assign連續(xù)賦值語句來實(shí)現(xiàn),主要用于實(shí)現(xiàn)組合功能。連續(xù)賦值語句右邊所有的變量受持續(xù)監(jiān)控,只要這些變量有一個發(fā)生變化,整個表達(dá)式就被重新賦值給左端。

其格式為:

assign L_s = R_s;

3、行為描述形式

從功能和行為的角度來描述一個實(shí)際電路,稱為行為級描述形式。行為描述主要包括過程結(jié)構(gòu)、語句塊、時序控制、流控制四個方面,主要用于時序邏輯功能的實(shí)現(xiàn)。

1、過程結(jié)構(gòu)

過程結(jié)構(gòu)采用下面四種過程模塊來實(shí)現(xiàn):

initial模塊 always模塊 任務(wù)(task)模塊 函數(shù)(function)模塊

(1)initial模塊

在進(jìn)行仿真時,一個initial模塊從模擬0時刻開始執(zhí)行,且在仿真過程中只執(zhí)行一次,在執(zhí)行完一次后,該initial就被掛起,不再執(zhí)行。如果仿真中有兩個initial模塊,則同時從0時刻開始執(zhí)行

initial模塊是面向仿真的,是不可綜合的,通常被用來描述測試模塊的初始化、監(jiān)視、波形生成等功能。

其格式為:

initial

begin/fork

塊內(nèi)變量說明

時序控制1 行為語句1;

。。。。

時序控制n 行為語句n;

end/join

其中,begin/end塊定義語句是串行執(zhí)行的,而fork/join塊語句中的語句定義是并行執(zhí)行的。

(2)always模塊

always模塊是一直重復(fù)執(zhí)行且可綜合的,多個always模塊是同時并行執(zhí)行的。其格式為:

always@(敏感時間列表)

begin/fork

塊內(nèi)變量說明

時序控制1 行為語句1;

。。。。

時序控制n 行為語句n;

end/join

2、語句塊

語句塊就是在initial或always模塊中位于begin.。.end/fork.。.join塊定義語句之間的一組行為語句。

(1)begin.。.end

串行塊,塊內(nèi)的語句逐次逐條順序執(zhí)行。

(2)fork.。.join

并行塊,塊內(nèi)的語句都是各自獨(dú)立地同時開始執(zhí)行。

3、時序控制

Verilog HDL提供兩種類型的顯示時序控制:延時控制和事件控制。

(1)延時控制

其格式如下:

# 延時數(shù) 表達(dá)式;

延時控制只能在仿真中使用,是不可綜合的。在綜合時,所有的延時控制都會被忽略。

(2)事件控制

分為兩種:邊沿觸發(fā)事件和電平觸發(fā)事件控制。

邊沿觸發(fā):上升沿posedge,下降沿negedge。

4、流控制

流控制語句包括3類:跳轉(zhuǎn)、分支、循環(huán)。

(1)if語句

else分支可缺省,但會生成本不期望的鎖存器,所以不要省去。

(2)case語句

其格式如下:

case(變量)

情況1:語句1 ;

。。。。。

情況n:語句n;

default: 語句n+1;

endcase

default語句缺省也會生成鎖存器,所以不要省去。

if語句是串行執(zhí)行的,case語句是并行執(zhí)行的,選用if語句要占用額外的硬件資源。

(3)循環(huán)語句

for循環(huán)。

while循環(huán)。

forever循環(huán):forever語句必須寫在initial模塊中,用于產(chǎn)生周期性波形。

repeat循環(huán):執(zhí)行指定的循環(huán)數(shù),如果循環(huán)計數(shù)表達(dá)式的值不確定(x或z),那么循環(huán)次數(shù)按0處理,其格式:

repeat(表達(dá)式)

begin

。。。。。

end

編輯:jq

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • Verilog HDL
    +關(guān)注

    關(guān)注

    17

    文章

    126

    瀏覽量

    50983

原文標(biāo)題:Verilog HDL語言(2) : Verilog HDL語言的描述語句

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    micro 關(guān)鍵字搜索全覆蓋商品,并通過 API 接口提供實(shí)時數(shù)據(jù)

    micro 關(guān)鍵字搜索全覆蓋商品”并通過 API 接口提供實(shí)時數(shù)據(jù)
    的頭像 發(fā)表于 07-13 10:13 ?218次閱讀

    單片機(jī)編程關(guān)鍵字之volatile

    volatile 修飾的變量是說這變量可能會被意想不到地改變。通常對于程序員而言,單片機(jī) 中用的就算常見了volatile 是易變的,不穩(wěn)定的意思。其實(shí)對于很多人來說,根本沒見過這個關(guān)鍵字,不 知道
    發(fā)表于 04-02 13:47 ?2次下載

    FPGA Verilog HDL語法之編譯預(yù)處理

    Verilog HDL語言和C語言一樣也提供了編譯預(yù)處理的功能?!熬幾g預(yù)處理”是Verilog HDL編譯系統(tǒng)的一組成部分。
    的頭像 發(fā)表于 03-27 13:30 ?634次閱讀
    FPGA <b class='flag-5'>Verilog</b> <b class='flag-5'>HDL</b>語法之編譯預(yù)處理

    一文詳解Verilog HDL

    Verilog HDL(Hardware Description Language)是一種硬件描述語言,用于從算法、門到開關(guān)的多種抽象
    的頭像 發(fā)表于 03-17 15:17 ?2495次閱讀
    一文詳解<b class='flag-5'>Verilog</b> <b class='flag-5'>HDL</b>

    Verilog 與 ASIC 設(shè)計的關(guān)系 Verilog 代碼優(yōu)化技巧

    Verilog與ASIC設(shè)計的關(guān)系 Verilog作為一種硬件描述語言(HDL),在ASIC設(shè)計扮演著至關(guān)重要的角色。ASIC(Application Specific Integr
    的頭像 發(fā)表于 12-17 09:52 ?1045次閱讀

    Verilog與VHDL的比較 Verilog HDL編程技巧

    Verilog 與 VHDL 比較 1. 語法和風(fēng)格 VerilogVerilog 的語法更接近于 C 語言,對于 C 語言背景的工程師來說,學(xué)習(xí)曲線較平緩。它支持結(jié)構(gòu)化編程,代
    的頭像 發(fā)表于 12-17 09:44 ?1718次閱讀

    C語言關(guān)鍵字分別發(fā)生在哪個階段

    在編譯的第一階段:預(yù)處理,對一些宏定義做替換。 第二,const。 C語言中的 const 用于修飾只讀變量,表示變量本身不能修改。 這個關(guān)鍵字會在編譯的第二步起作用,也就是編譯。
    的頭像 發(fā)表于 11-24 10:31 ?610次閱讀

    數(shù)字系統(tǒng)設(shè)計與Verilog HDL

    數(shù)字系統(tǒng)設(shè)計與Verilog HDL 1.兼職職位 ,不坐班,等待公司分配任務(wù),時間自由 2.薪資: 200-5000不等可具體協(xié)商 3.要求:國內(nèi)985/211院校在讀或畢業(yè),或者國外前100的院校 4.英語水平:四500+
    發(fā)表于 11-06 17:57

    Verilog硬件描述語言參考手冊

    一. 關(guān)于 IEEE 1364 標(biāo)準(zhǔn)二. Verilog簡介三. 語法總結(jié)四. 編寫Verilog HDL源代碼的標(biāo)準(zhǔn)五. 設(shè)計流程
    發(fā)表于 11-04 10:12 ?4次下載

    Verilog HDL的基礎(chǔ)知識

    本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識,重點(diǎn)介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識。
    的頭像 發(fā)表于 10-24 15:00 ?1210次閱讀
    <b class='flag-5'>Verilog</b> <b class='flag-5'>HDL</b>的基礎(chǔ)知識

    C語言關(guān)鍵字--typedef

    C語言關(guān)鍵字使用方法學(xué)習(xí)指南!
    的頭像 發(fā)表于 10-07 12:44 ?626次閱讀

    FPGA Verilog HDL代碼如何debug?

    verilog是并行執(zhí)行,想請教如何debug自己的verilog代碼,我以前一直都是對照著modelsim上的方針波形來看看哪里邏輯錯誤! A:以下是一些常見的 Verilog
    發(fā)表于 09-24 19:16

    FPGA Verilog HDL什么奇技巧?

    今天給大俠帶來在FPAG技術(shù)交流群里平時討論的問題答疑合集(九),以后還會多推出本系列,話不多說,上貨。 交流問題(一) Q:Verilog 什么奇技淫巧? A:在 Verilog
    發(fā)表于 09-12 19:10

    使用邊緣AI和Sitara處理器進(jìn)行關(guān)鍵字檢測

    電子發(fā)燒友網(wǎng)站提供《使用邊緣AI和Sitara處理器進(jìn)行關(guān)鍵字檢測.pdf》資料免費(fèi)下載
    發(fā)表于 09-02 11:30 ?0次下載
    使用邊緣AI和Sitara處理器進(jìn)行<b class='flag-5'>關(guān)鍵字</b>檢測

    typedef struct和直接struct的區(qū)別

    使用方式和靈活性上存在一些區(qū)別。下面詳細(xì)解釋這兩種方式的區(qū)別和用法。 直接使用 struct 當(dāng)你直接使用 struct 關(guān)鍵字定義結(jié)構(gòu)體時,你創(chuàng)建了一新的類型,但你需要通過 s
    的頭像 發(fā)表于 08-20 10:58 ?3639次閱讀