一、IBERT與GT收發(fā)器概述

1. IBERT

IBERT（Integrated Bit ErrorRatio Tester，集成誤比特率測(cè)試工具），是Xilinx提供用于調(diào)試FPGA高速串行接口比特誤碼率性能的工具，最常用在GT高速串行收發(fā)器測(cè)試：

（1）基于PRBS模塊的誤碼率測(cè)試；

（2）測(cè)量眼圖；

IBERT核心是為PMA評(píng)估和演示而設(shè)計(jì)，GT收發(fā)器的所有主要物理介質(zhì)連接（PMA）功能都得到支持和可控，包括：TX預(yù)加重/后加重、TX差速擺動(dòng)、RX均衡、決策反饋均衡器（DFE）、鎖相環(huán)（PLL）分頻設(shè)置等。

2. GT

GT（Gigabyte Transceiver，G比特收發(fā)器），通常也稱(chēng)Serdes、高速收發(fā)器。Xilinx的7系列FPGA根據(jù)不同的器件類(lèi)型，集成了GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器。按支持的最高線速率排序，GTP是最低的，用于A7系列；GTZ最高，用于少數(shù)V7系列；K7和V7中常見(jiàn)的是GTX和GTH。ZC706中包含16個(gè)GTX。

GT的應(yīng)用非常廣泛，高速ADC和DAC使用的JESD204B、高速接口SRIO（Serial RapidIO）、Aurora、PCIE、千兆網(wǎng)、XAUI萬(wàn)兆網(wǎng)等都是基于GT實(shí)現(xiàn)。在使用GT之前，首先需要進(jìn)行IBERT測(cè)試，給出誤碼率、眼圖等信息，保證GT收發(fā)器工作正常。若IBERT測(cè)試不通過(guò)，則根據(jù)近端、自環(huán)和遠(yuǎn)端的測(cè)試去排除PCB走線、阻抗、時(shí)鐘、復(fù)位、電源等原因。

二、IBERT配置

1. 在“IP Catalog”中找到IBERT

雙擊IP核進(jìn)行配置。

2. 第一頁(yè)配置高速串行協(xié)議

第一頁(yè)協(xié)議選項(xiàng)中默認(rèn)為Custom1，可以自行輸入線速率、時(shí)鐘等參數(shù)，其余協(xié)議選項(xiàng)是對(duì)應(yīng)著固定的線速率和時(shí)鐘，比如tenGBASE-R對(duì)應(yīng)10.3125G通信速率的萬(wàn)兆網(wǎng)通信，使用時(shí)鐘頻率156.25MHz，選擇使用QPLL鎖相環(huán)，選擇后整個(gè)Quad的4個(gè)GT共用一個(gè)QPLL（Quad PLL），否則每個(gè)Channel通道各自使用自己的CPLL（Channel PLL）。

ZC706原理圖第8頁(yè)（公眾號(hào)回復(fù)【ZC706原理圖】獲取），ZC706中的BANK109~112四個(gè)Bank是高速收發(fā)器Bnak，每個(gè)Bnak中含有4個(gè)獨(dú)立的GT收發(fā)器和一個(gè)QPLL，組成一個(gè)Quad，每個(gè)GT稱(chēng)為一個(gè)Channel。其中，Quad109和Quad110是FMC_HPD，Quad111支持Channel0是FMC_LPC，Channel1使用SMA接口輸出，Channel2連接光纖SFP+，Channel3直接TX和RX連接形成自環(huán)，用于測(cè)試GT，Quad112用于PCIE。

在使用過(guò)程中，出于對(duì)時(shí)鐘的考慮：

Quad109的參考時(shí)鐘0來(lái)源于FMC_HPC板卡，參考時(shí)鐘1未連接（NC）；

Quad110的參考時(shí)鐘0來(lái)源于FMC_HPC板卡，參考時(shí)鐘1來(lái)源于一個(gè)時(shí)鐘芯片SI5324，但是需要進(jìn)行相應(yīng)配置才能輸出（IIC配置寄存器）；

Quad111的參考時(shí)鐘0來(lái)源于FMC_LPC板卡，參考時(shí)鐘1通過(guò)SMA接頭由外部輸入；

Quad112的參考時(shí)鐘0來(lái)源于PCIE設(shè)備，參考時(shí)鐘1未連接（NC）；

綜上考慮，在ZC706沒(méi)有連接FMC和PCIE設(shè)備情況下，只能使用Quad111的參考時(shí)鐘1，通過(guò)外部SMA接入差分的參考時(shí)鐘。Quad111中的Channel3恰好已經(jīng)設(shè)計(jì)成自環(huán)，剛好選定Quad111進(jìn)行IBERT測(cè)試。

重要！由于相鄰Bnak可以相互借用時(shí)鐘，所以，這里在使用Bnak111的參考時(shí)鐘1的前提下，也可以選擇Bnak110和Bnak112上的GT進(jìn)行IBERT測(cè)試，但是不能使用Bnak109，因?yàn)锽ank111的時(shí)鐘無(wú)法給Bank109使用，但是可以給Bnak110和Bank112使用。

在ZC706板上，如下圖所示，有一個(gè)一上電就會(huì)輸出的差分時(shí)鐘USRCLK，默認(rèn)輸出頻率156.25MHz，恰好可以用來(lái)作為時(shí)鐘，并將其通過(guò)SMA接頭的USER_SMA_CLOCK輸出，外部使用SMA接頭射頻線將USRCLK和USER_SMA_CLOCK連接，即為Quad111引入了一組156.25MHz的差分時(shí)鐘。（注意！兩根射頻線必須等長(zhǎng)）

標(biāo)號(hào)9和10的兩對(duì)SMA接口使用等長(zhǎng)的射頻線連接，絲印號(hào)P端連接P端，N端連接N端。

3. 第二頁(yè)配置Quad和參考時(shí)鐘

根據(jù)2的說(shuō)明，這里選擇QUAD_111，并將參考時(shí)鐘選擇Quad111的參考時(shí)鐘1（MGTREFCLK1），由于使用整個(gè)Quad的四個(gè)通道，并且使用QPLL，所以這里的Channel任選一個(gè)Channel0 ~ Channel3即可。

4. 第三頁(yè)配置時(shí)鐘來(lái)源

時(shí)鐘來(lái)源配置為Quad111的參考時(shí)鐘1。

三、示例工程

示例工程生成參考：如何使用Xilinx官方例程和手冊(cè)學(xué)習(xí)IP核的使用——以高速接口SRIO為例

四、時(shí)鐘配置

增加差分輸入時(shí)鐘USRCLK，首先輸入使用IBUFDS差分輸入轉(zhuǎn)單端得到user_clk信號(hào)，然后使用全局緩沖BUFG資源將user_clk綁定全局時(shí)鐘網(wǎng)絡(luò)，最后使用OBUFDS單端轉(zhuǎn)差分輸出。

FPGA從外部輸入時(shí)鐘時(shí)，必須使用全局時(shí)鐘輸入管腳輸入，必須經(jīng)過(guò)全局時(shí)鐘緩沖IBUFG（單端時(shí)鐘）或IBUFGDS（差分時(shí)鐘），否則布線報(bào)錯(cuò)，常見(jiàn)的使用方式是IBUF或IBUFDS后加一個(gè)BUFG組合。

BUFG，全局緩沖，輸出到達(dá)FPGA內(nèi)部個(gè)邏輯單元的時(shí)鐘延遲和抖動(dòng)最小。

參考 https://blog.csdn.net/zkf0100007/article/details/82559250

wire user_clk; IBUFDSIBUFDS_inst_user_clk（ .O（user_clk）， // Buffer output .I（USRCLK_P_I）， // Diff_p bufferinput .IB（USRCLK_N_I） //Diff_n buffer input ）; wireuser_clk_bufg; BUFGBUFG_inst_user_clk （ .O（user_clk_bufg）， // 1-bit output： Clock output .I（user_clk） ）; OBUFDSOBUFDS_inst_user_clock （ .O （USER_SMA_CLOCK_P_O）， // Diff_p output .OB（USER_SMA_CLOCK_N_O）， //Diff_n output .I （user_clk_bufg） //Buffer input ）;

IBUFDS+BUFG+OBUFDS。

設(shè)置XDC時(shí)鐘約束和管腳約束：

create_clock -name usrclk -period 6.4 ［get_ports USRCLK_P_I］ create_clock -name user_sma_clk -period 6.4 ［get_portsUSER_SMA_CLOCK_P_O］ set_property PACKAGE_PIN AF14 ［get_ports USRCLK_P_I］ set_property IOSTANDARD LVDS_25 ［get_ports USRCLK_P_I］ set_property PACKAGE_PIN AD18 ［get_ports USER_SMA_CLOCK_P_O］ set_property IOSTANDARD LVDS_25 ［get_ports USER_SMA_CLOCK_P_O］

五、誤碼率及眼圖測(cè)試

編譯、布局布線并生成Bitstream，下載到ZC706。在Vivado下方出現(xiàn)“Serial I/O Links”，點(diǎn)擊Auto-detect links會(huì)自動(dòng)檢測(cè)已經(jīng)連通的鏈路，點(diǎn)擊Create Link可以觀察工程中配置的所有鏈路。

點(diǎn)擊Create Link，點(diǎn)擊“+”號(hào)選擇上方的鏈路，點(diǎn)擊4次選擇4個(gè)鏈路。

由于Quad111的Channel3是直接TX和RX直連構(gòu)成自環(huán)，所以下載IBERT后在Link3上就已經(jīng)實(shí)現(xiàn)連通，通信速率10.313Gbps，誤碼率10的－13次方，測(cè)試時(shí)可以點(diǎn)擊Reset復(fù)位重測(cè)，更改Links里面的配置時(shí)也需要Reset復(fù)位一下，否則誤碼率較高。

配置4個(gè)通道均為近端PCS自環(huán)或者近端PMA自環(huán)（Near-End），內(nèi)部構(gòu)成自環(huán)，4個(gè)鏈路均進(jìn)行近端內(nèi)部自環(huán)測(cè)試，兩個(gè)FPGA通信時(shí)可以配置遠(yuǎn)端PCS自環(huán)或者遠(yuǎn)端PMA自環(huán)測(cè)試鏈路（Far-End）。

更改上述配置后，先Reset復(fù)位，否則誤碼率較高。

創(chuàng)建眼圖的掃描。

可見(jiàn)在中心位置處眼圖張的比較開(kāi)（藍(lán)色），信道質(zhì)量較好，橫著看張開(kāi)的范圍較小，主要原因是運(yùn)行的線速率太高，如果使用1.25G的千兆網(wǎng)協(xié)議，則眼圖會(huì)更好。

從信號(hào)完整性的角度來(lái)看，眼圖中間的藍(lán)色區(qū)域越大，GTX所對(duì)應(yīng)的PCB高速電路的信號(hào)完整性越好。

編輯：lyn