1引言

隨著現(xiàn)代電子技術(shù)和大規(guī)模集成電路的發(fā)展，DDS技術(shù)是一種新穎的頻率合成技術(shù)，并得到了飛速的發(fā)展，已成為最重要的頻率合成技術(shù)，其具有易于控制、相位連續(xù)、輸出頻率穩(wěn)定度高、頻率轉(zhuǎn)換速度快和分辨率高等優(yōu)點(diǎn)。SOPC（system on a programmable chip）片上可編程系統(tǒng)是一種靈活、高效的SOC解決方案，它具有雙重含義，首先是片上系統(tǒng)，有單個(gè)芯片完成整個(gè)系統(tǒng)的主要的邏輯功能，其次他是可編程的系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具有軟硬件在系統(tǒng)可編程的功能。通過NiosII嵌入式系統(tǒng)實(shí)現(xiàn)SOPC，設(shè)計(jì)一種基于FPGA的多波形發(fā)生器，可以輸出正弦、余弦、方波、三角波和鋸齒波等常見波形，同時(shí)可以完成AM調(diào)制、FM調(diào)制、FSK調(diào)制等多種調(diào)制信號(hào)，具有很強(qiáng)的實(shí)用價(jià)值。

2系統(tǒng)設(shè)計(jì)

系統(tǒng)包括FPGA、觸摸屏顯示和輸入模塊、片外存儲(chǔ)模塊、D/A轉(zhuǎn)換器和JTAG接口，F(xiàn)PGA中配置NiosII軟核CPU、信號(hào)發(fā)生模塊和相關(guān)的接口控制邏輯電路，所述觸摸屏顯示和輸入模塊、片外存儲(chǔ)模塊、D/A轉(zhuǎn)換器和JTAG接口均與FPGA相連，F(xiàn)PGA通過JTAG接口和PC機(jī)連接，F(xiàn)PGA通過D/A轉(zhuǎn)換器后波形輸出。觸摸屏顯示和輸入模塊為TFT液晶觸摸屏，提供人機(jī)交互界面，負(fù)責(zé)界面顯示和外部輸入。片外存儲(chǔ)模塊為SDRAM存儲(chǔ)器。D/A轉(zhuǎn)換與濾波電路主要由D/A轉(zhuǎn)換、濾波、幅值調(diào)節(jié)和電源模塊組成。PC端軟件有Matlab編程實(shí)現(xiàn)，完成用戶界面（GUI）、編輯產(chǎn)生波形數(shù)據(jù)、頻率控制和與片上系統(tǒng)通訊等功能，系統(tǒng)框圖如圖1所示。

3 SOPC硬件設(shè)計(jì)

SOPC系統(tǒng)主要包括NIOSIICPU、SDRAM控制器、和I/O接口，通過調(diào)用Altera公司提供對(duì)應(yīng)的IP進(jìn)行定制設(shè)計(jì)，整個(gè)NiosII系統(tǒng)如圖2所示。

圖2.片上系統(tǒng)總體框圖

該模塊通過SOPC Builder中調(diào)用IP庫組建實(shí)現(xiàn)，主要由NiosII CPU、SDRAM控制器、通用IO、EPCS控制器、system ID、JTAG UART，與外部鏈接的端口主要五個(gè)部分，分別是系統(tǒng)時(shí)鐘與復(fù)位、TFT LCD控制信號(hào)線、觸摸屏控制信號(hào)線、SDRAM接口控制線、序列信號(hào)發(fā)生器控制信號(hào)線等，構(gòu)成了整個(gè)系統(tǒng)的軟件底層硬件平臺(tái)部分，系統(tǒng)時(shí)鐘100MHZ。

設(shè)計(jì)中考慮到片上RAM存儲(chǔ)的數(shù)據(jù)量較大而NIOSII CPU只負(fù)責(zé)UART串口的數(shù)據(jù)傳輸可簡(jiǎn)單的接口控制，故NIOSII CPU選擇NiosII/f經(jīng)濟(jì)型內(nèi)核。SDRAM控制器用來連接板上集成的64MByte SDRAM。SDRAM控制器的數(shù)據(jù)端dq［15.。.0］連接輸入輸出端口bidir。在Presets中選擇第一項(xiàng)Custom，在Bits中選擇16，完成SDRAM控制器的設(shè)置。IO口主要用于TFT LCD觸摸屏的控制以及相關(guān)信號(hào)線，還包括信號(hào)的輸出、SDRAM的控制信號(hào)線等。System ID是一種標(biāo)示符，類似校驗(yàn)，在下載程序之前或者重啟之后，都會(huì)對(duì)其進(jìn)行檢驗(yàn)，以防止Quartus和NIOS程序版本不一致的錯(cuò)誤發(fā)生。JTAG UART是實(shí)現(xiàn)PC和NiosII系統(tǒng)間的串行通信接口，它用于字符的輸入輸出，在NiosII的開始調(diào)試過程中扮演了重要的角色。PLL模塊通過調(diào)用QuartusII內(nèi)嵌的器件函數(shù)實(shí)現(xiàn)，QuartusII內(nèi)嵌了許多常用器件的函數(shù)，用戶只需要進(jìn)行設(shè)置即可直接調(diào)用，而不需要自己編程，這大大提高了系統(tǒng)開發(fā)的效率。SDRAM芯片必須和Avalon接口一樣以相同的時(shí)鐘驅(qū)動(dòng)，片內(nèi)的鎖相環(huán)（PLL）通常用于調(diào)整SDRAM控制器內(nèi)核與SDRAM芯片之間的時(shí)鐘相位差。由于PLL不是包括在SDRAM控制器內(nèi)，所以必須手動(dòng)添加生成PLL模塊。設(shè)計(jì)中，片外SDRAM的時(shí)鐘輸入必須比系統(tǒng)的時(shí)鐘滯后-75度相位（注意不同型號(hào)的SDRAM器偏移角度不同）。

4波形發(fā)生模塊的設(shè)計(jì)

4.1 DDS原理

DDS技術(shù)是一種把一系列數(shù)字量形式的信號(hào)通過DAC轉(zhuǎn)換成模擬量形式的合成術(shù)，目前使用最廣泛的一種DDS方式是利用高速存儲(chǔ)器作為查尋表，然后通過高DAC產(chǎn)生已經(jīng)用數(shù)字形式存入的波形。DDS的主要思想是從相位的概念出發(fā)合成所需要的波形，其結(jié)構(gòu)由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器和參考時(shí)鐘五部分組成。相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成，每來一個(gè)時(shí)鐘脈沖fs，加法器將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字k相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址，把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到D／A轉(zhuǎn)換器，D／A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。

4.2頻率和幅度調(diào)節(jié)

用上述方法產(chǎn)生的波形，其波形頻率由兩方面決定：

（1）波形的頻率由地址計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘決定，當(dāng)波形存儲(chǔ)器的點(diǎn)數(shù)一定時(shí)，計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘頻率越快，讀出一周期波形數(shù)據(jù)的時(shí)間就越短，輸出波形的頻率就越高，反之則波形頻率低。

（2）波形的頻率也由組成一周期波形的點(diǎn)數(shù)來確定，當(dāng)?shù)刂酚?jì)數(shù)器的時(shí)鐘頻率一定時(shí)，一周期波形的發(fā)生器點(diǎn)數(shù)越多，讀完一周期波形所需的時(shí)間越長(zhǎng)，波形頻率就越低，反之則越高。

由于相位累加器字長(zhǎng)的限制，相位累加器累加到一定值后，其輸出將會(huì)溢出，這樣波形存儲(chǔ)器的地址就會(huì)循環(huán)一次，即意味著輸出波形循環(huán)一周。故改變頻率控制字即相位累加器步進(jìn)，就可以改變相位累加器的溢出時(shí)間，在時(shí)鐘頻率不變的條件下就可以改變輸出頻率。

由此，可推出該系統(tǒng)的輸出頻率fout與系統(tǒng)時(shí)鐘頻率fclk之間的關(guān)系為：

4.3 Matlab/DSP Builder中的常規(guī)波形設(shè)計(jì)

根據(jù)DDS工作原理，在Matlab下建立DDS基本原理圖的模型如圖3所示，設(shè)計(jì)中頻率控制字Freqword為32位，ROM表中LUT2中共存儲(chǔ)了位寬為14位的2048個(gè)波形數(shù)據(jù)，其中在波形ROM查找表的MatlabArray中根據(jù)輸出的波形填寫不同的數(shù)據(jù)公式，詳細(xì)公式如下：

正弦波：8191*sin（［0:2*pi/（2^11）：2*pi］）

方 波：8191*square（［0:2*pi/（2^10）：2*pi］）+8192

三角波：8191*sawtooth（［0:2*pi/（2^10）：2*pi］，0.5）+8192

鋸齒波：8191*sawtooth（［0:2*pi/（2^10）：2*pi］）+8192

Delay為延時(shí)單元，綜合后為寄存器，Haraller Adder Subtractor是并行加法器，Bus Conversion是總線寬度轉(zhuǎn)換，Product為加法器，Amp為波形幅度控制數(shù)據(jù)14位寬。

4.4 Matlab/DSPBuilder中的調(diào)制信號(hào)的設(shè)計(jì)

4.4.1 AM調(diào)制信號(hào)

AM幅度調(diào)制函數(shù)可簡(jiǎn)單表示為F=Fdr*（1+Fa*m），其中Fdr，F(xiàn)a，F(xiàn)分別是載波信號(hào)，調(diào)制波信號(hào)及調(diào)制后AM輸出的信號(hào)，他們都是有符號(hào)函數(shù)；m是調(diào)制度（0《m《1）。根據(jù)AM調(diào)制信號(hào)的工作原理，利用Matlab建立AM基本原理圖的模型如圖4所示，首先根據(jù)公式構(gòu)建一個(gè)載波信號(hào)Vo（t）=VoCOSωot頻率carrier_wave為1000000的載波信號(hào)，波形函數(shù)為511*sin（［0:2*pi/（2^10）：2*pi］），其次再構(gòu)建一個(gè)諧調(diào)制信號(hào)：VΩ（t）=VωcosΩt頻率modulate_wave為10000，波形函數(shù)為255*sin（［0:2*pi/（2^10）：2*pi］），與調(diào)制度modulate_degree為0.5相乘后再與載波信號(hào)經(jīng)過Product相乘便可得到AM調(diào)制信號(hào)，由于ADC輸出的正信號(hào)因此再將信號(hào)由-512～+512轉(zhuǎn)換成0～1024，以便于后期輸出轉(zhuǎn)換。

4.4.2 FM調(diào)制信號(hào)

根據(jù)FM調(diào)制信號(hào)的工作原理，利用Matlab建立FM基本原理圖的模型如圖5所示，先構(gòu)建調(diào)制信號(hào)函數(shù)為511*sin（［0:2*pi/（2^10）：2*pi］）將輸出數(shù)據(jù)向左移動(dòng)6位，低6位補(bǔ)0構(gòu)成16位數(shù)據(jù)再與中心頻率控制字相乘控制中心頻率的輸出，中心頻率ROM函數(shù)511*sin（［0:2*pi/（2^10）：2*pi］）+512。

圖5.FM調(diào)制模型

4.4.3 FSK調(diào)制信號(hào)

根據(jù)FSK調(diào)制信號(hào)的工作原理，利用Matlab建立FSK基本原理圖的模型如圖6所示，incerment Decerment是一個(gè)遞增的時(shí)鐘計(jì)數(shù)模塊位寬是18位與131071相比較生產(chǎn)二進(jìn)制序列，控制選擇模塊Multiplexer來選擇送給DDS模塊的頻率控制字，在此分別設(shè)置了兩個(gè)頻率Constant1和Constant2，DDS模塊負(fù)責(zé)頻率的輸出結(jié)構(gòu)與前面常規(guī)波形設(shè)計(jì)形似，在此不再贅述。

5 PC端軟件設(shè)計(jì)

系統(tǒng)另一大特點(diǎn)就是能與PC聯(lián)機(jī)使用，通過個(gè)人計(jì)算機(jī)對(duì)FPGA進(jìn)行調(diào)度指揮控制，并能監(jiān)控設(shè)備的運(yùn)行狀態(tài)，使波形輸出。在GUI界面中，設(shè)置了公式波的公式輸入文本編輯框，只需要在文本編輯框中輸入公式，根據(jù)它已有的條件就可以產(chǎn)生信號(hào)波形，由于輸入的公式是用戶自定義的，用戶可以使用多種算法或者運(yùn)用MATLAB自帶的函數(shù)庫。文本編輯框里輸入文本后，MATLAB會(huì)把輸入的文本默認(rèn)成字符串。當(dāng)想對(duì)這些輸入在文本編輯框里的公式進(jìn)行計(jì)算時(shí)，MATLAB無法識(shí)別，故使用Eval函數(shù)對(duì)字符串進(jìn)行處理。Eval符號(hào)表達(dá)式轉(zhuǎn)化為數(shù)值表達(dá)式，這樣就能使MATLAB執(zhí)行公式，公式法產(chǎn)生的波形更精確。

用戶界面軟件如圖7所示，波形選擇按鈕中，用戶可以選擇正弦波、方波、鋸齒波、三角波、sinc波、線性調(diào)頻信號(hào)等，選擇波形的同時(shí)將波形數(shù)據(jù)發(fā)送給信號(hào)發(fā)送給信號(hào)發(fā)生器。用戶也可以自定義編輯波形，有公式法編輯和繪圖法編輯，使用繪圖法編輯波形，只需點(diǎn)擊“任意波形”按鈕，然后按照提示在坐標(biāo)軸內(nèi)點(diǎn)擊鼠標(biāo)右鍵取點(diǎn)畫出所要波形的大概形狀，再點(diǎn)擊鼠標(biāo)左鍵就可以產(chǎn)生用戶想要的波形；當(dāng)使用公式法編輯波形，只需按提示在編輯框中寫入所要產(chǎn)生的波形公式，點(diǎn)擊“任意波”按鈕，系統(tǒng)就會(huì)立刻對(duì)輸入公式進(jìn)行計(jì)算，并向硬件傳送改變波形類型的字符，然后再把數(shù)據(jù)發(fā)送到硬件上。界面幅頻預(yù)值設(shè)定中頻率單位在Setting Frequency中選擇，幅度單位在Setting Amplitude中選擇。用戶可以在Fre和App一欄中預(yù)設(shè)幅頻大小，通過改變文本框中的數(shù)值，可以改變輸出波形的值以及界面圖形的顯示比例。

6 系統(tǒng)仿真和測(cè)試

系統(tǒng)使用第三方仿真工具M(jìn)odelsim對(duì)DDS模塊進(jìn)行功能仿真，也就是前仿真，仿真結(jié)果如圖8所示。由于Modelsim只在功能上進(jìn)行仿真，對(duì)器件的延時(shí)沒有考慮在內(nèi)，因此將系統(tǒng)下載配置到FPGA當(dāng)中，使用QuartusII自帶的signalTapII邏輯分析儀對(duì)波形輸出端口數(shù)據(jù)進(jìn)行采集，能夠真實(shí)的反映本設(shè)計(jì)在硬件上的實(shí)現(xiàn)情況，如圖9所示。

將輸出信號(hào)連接至示波器對(duì)系統(tǒng)的各項(xiàng)指標(biāo)進(jìn)行測(cè)試，測(cè)試條件：（示波器UTD2062CEL，60MHZ，1GS/s，輸出5MHZ正弦波、三角波、方波、鋸齒波），顯示的頻率為5.00MHZ。主要分以下幾個(gè)步驟：在波形選擇界面分別選擇正弦波、三角波、方波、鋸齒波的波形和頻率；選擇AM調(diào)制信號(hào)輸出，在示波器觀察AM信號(hào)的調(diào)制；選擇FM調(diào)制信號(hào)輸出，在示波器觀察ＦＭ信號(hào)的調(diào)制；選擇FSK調(diào)制信號(hào)輸出，在示波器觀察ＦＭ信號(hào)的調(diào)制；連接至PC端測(cè)試在PC端控制波形輸出和頻率控制，示波器輸出如圖10所示，測(cè)量數(shù)據(jù)結(jié)果如表1示：

表1.波形頻率數(shù)據(jù)測(cè)試表格

可以計(jì)算出，數(shù)據(jù)率平均誤差約為0.1576%。在測(cè)試為隨機(jī)信號(hào)的時(shí)鐘時(shí)發(fā)現(xiàn)其時(shí)鐘信號(hào)有信號(hào)的反射現(xiàn)象，進(jìn)過分析發(fā)現(xiàn)如果IC之間的互連線比較長(zhǎng)，線的特性阻抗又不均勻，或者終端沒有匹配，會(huì)引起反射，如果始端也不匹配，則會(huì)來回反射而造成振鈴。該現(xiàn)象的決定因素：特性阻抗、匹配方式、失配大小終端反射系數(shù)、始端反射系數(shù)、線長(zhǎng)，分析原因是因?yàn)殡娐钒迨鞘止ず附拥?，信?hào)完整性不是太好，同時(shí)也由于傳輸阻抗不匹配，因此通過在時(shí)鐘信號(hào)線的終端和源端分別串接一個(gè)33Ω的電阻發(fā)現(xiàn)這種振鈴現(xiàn)象得到了很大的抑制。

7 結(jié)束語

系統(tǒng)采用DDS技術(shù)，通過基于NIOSII的SOPC系統(tǒng)實(shí)現(xiàn)了任意發(fā)生器在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相伴連續(xù)性、正交輸出、高分辨率及集成化的性能方面較好，同時(shí)基于NiosII的SOPC系統(tǒng)可以根據(jù)用戶需要自由定制CPU及其個(gè)性，具有較強(qiáng)的靈活性和通用性。

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