在大數(shù)據(jù)和人工智能盛行的今天，金融科技（Fintech）領(lǐng)域數(shù)據(jù)日益密集和敏感，在高頻交易、風(fēng)險(xiǎn)分析等金融應(yīng)用由來(lái)已久卻一直不溫不火，高處不勝寒的賽靈思FPGA，迎來(lái)了前所未有的市場(chǎng)熱潮。

FPGA 在 Fintech 領(lǐng)域之所以受青睞，歸功于其內(nèi)部擁有豐富且靈活的邏輯與計(jì)算單元，可以支持定制低延時(shí)、高吞吐率的設(shè)計(jì)，從而一方面能夠?yàn)镕intech提供遠(yuǎn)超軟件實(shí)現(xiàn)的性能優(yōu)勢(shì)，另一方面還可以為金融企業(yè)提供可以跟隨最新科技演進(jìn)而發(fā)展的靈活應(yīng)變成本優(yōu)勢(shì)。然而，曾經(jīng)高高在上的FPGA也一直被一些用戶詬病使用“門檻”太高。

換句話說(shuō)，開發(fā)人員在采用FPGA產(chǎn)品時(shí)必須在技能上“軟硬兼?zhèn)洹?，既要軟件，還要會(huì)硬件。而且，寫RTL 代碼和驗(yàn)證耗時(shí)耗力，在分秒必爭(zhēng)，時(shí)間就是金錢的金融行業(yè)，開發(fā)者們面對(duì)FPGA 是愛(ài)恨交織，如那句歌詞“想說(shuō)愛(ài)你并不是很容易的事，那需要太多的勇氣“

正當(dāng)開發(fā)者們苦苦糾結(jié)時(shí)，賽靈思兩款劃時(shí)代“利器”橫空出世，將FPGA的開發(fā)難度“從金字塔尖拉到了金字塔底”，大幅降低了軟件和硬件程序員開發(fā)FPGA應(yīng)用的難度：從此，軟硬件程序員開發(fā)FPGA應(yīng)用可以信手拈來(lái)，再也不必受那分配管腳、手寫RTL的苦。那么，這兩件利器是什么呢？那就是賽靈思Vivado HLS高層次綜合工具和Alveo自適應(yīng)計(jì)算加速器板卡。為什么它們這么神奇呢?請(qǐng)聽我細(xì)細(xì)道來(lái)。

壹

高層次綜合工具：Vivado HLS

Vivado HLS是一款能將C/C++代碼轉(zhuǎn)化為RTL代碼的自動(dòng)轉(zhuǎn)化工具，其自帶驗(yàn)證、封裝等功能。開發(fā)者只需將頂層C/C++程序配合C/C++驗(yàn)證代碼，通過(guò)軟件驗(yàn)證，而后就可以用Vivado HLS將其轉(zhuǎn)化為RTL代碼。其次，Vivado HLS可以利用原有C/C++驗(yàn)證代碼協(xié)同生成RTL代碼，進(jìn)行仿真并驗(yàn)證功能正確性。最后，Vivado HLS支持一鍵封裝并生成IP，供Vivado工具或SDAccel開發(fā)環(huán)境使用。

圖1：Vivado HLS工具算法流程

這么簡(jiǎn)單？性能從何而來(lái)? 那就是Vivado HLS設(shè)計(jì)套件強(qiáng)大的性能：它能利用指令流水線（pipeline）、任務(wù)級(jí)流水（dataflow）和操作展開（unroll）功能，實(shí)現(xiàn)所有操作在時(shí)間軸上片刻不停地運(yùn)轉(zhuǎn)，而這些只需輕點(diǎn)鼠標(biāo)，插入幾條指令（pragma）即可實(shí)現(xiàn)。

圖2：Vivado HLS中的并行處理

貳

自適應(yīng)加速器卡：Alveo

我們?cè)賮?lái)看看Alveo 板卡能給我們帶來(lái)什么，它又強(qiáng)大在哪里。Alveo賽靈思為適應(yīng)靈活應(yīng)變、萬(wàn)物智能的新時(shí)代而推出的自適應(yīng)加速器卡系列，它配有標(biāo)準(zhǔn)PCIE、網(wǎng)口（可達(dá)100G），還提供了整套部署及開發(fā)的軟件堆棧，使開發(fā)者可以通過(guò)安裝軟件包輕松部署。同時(shí)，Alveo還配備了殼（shell），可以將PCIE、DMA等功能固化，開發(fā)者只需開發(fā)最具創(chuàng)新性的、專有的內(nèi)核（kernel），使用標(biāo)準(zhǔn)的AXI-4接口，即可自動(dòng)將內(nèi)核與殼相連，生成完整的平臺(tái)硬件。在軟件層面，開發(fā)者只需調(diào)用Open CL或賽靈思提供的API，即可完成所有板卡調(diào)度、數(shù)據(jù)傳輸?shù)热蝿?wù)。

圖3：Alveo及SDAccel開發(fā)環(huán)境的平臺(tái)模型和執(zhí)行模型

Alveo自適應(yīng)加速器卡的適用領(lǐng)域非常廣泛，如數(shù)據(jù)庫(kù)、機(jī)器學(xué)習(xí)、圖像處理、壓縮及解壓縮、加密及解密、金融計(jì)算等，每個(gè)領(lǐng)域里Alveo都有著出色的加速應(yīng)用。盡管Alveo的加速倍數(shù)根據(jù)應(yīng)用的不同而有所不同，但是在一些適合并行的領(lǐng)域，往往可以提供更加驚人的表現(xiàn)，例如，在不損失精度的情況下，歐式期權(quán)定價(jià)可以比CPU快3,000倍以上。下圖展示的就是Alveo在賽靈思及合作伙伴的多個(gè)領(lǐng)域的應(yīng)用。

圖4：Alveo加速實(shí)例

開啟 Fintech 開發(fā)新時(shí)代

軟件擁有SDAccel開發(fā)環(huán)境及調(diào)度庫(kù)（runtime），硬件擁有Alveo自適應(yīng)加速器卡和殼，設(shè)計(jì)上擁有Vivado HLS來(lái)開發(fā)定制化需求，加之豐富的案例和開源的實(shí)際應(yīng)用，賽靈思為金融科技領(lǐng)域的開發(fā)者開啟了一個(gè)輕松上手FPGA加速的開發(fā)新時(shí)代。

此外，賽靈思還收購(gòu)了在全球金融機(jī)構(gòu)赫赫有名的 Solarflare公司，大大增強(qiáng)賽靈思在Fintech領(lǐng)域的實(shí)力，可以為客戶提供低延時(shí)網(wǎng)卡和各種金融領(lǐng)域定制化應(yīng)用。

與此同時(shí)，賽靈思還打造了全方位的Fintech生態(tài)系統(tǒng)。公司不僅為開發(fā)者提供了一系列工具，還提供了多種IP，甚至一些金融領(lǐng)域的特殊需求，如TOE（TCP/UDP Offload Engine），也有相應(yīng)開源HLS幫助實(shí)現(xiàn)。在HLS基礎(chǔ)庫(kù)中，涵蓋了定點(diǎn)庫(kù)、數(shù)學(xué)函數(shù)庫(kù)、線性代數(shù)庫(kù)等，而在更高層，賽靈思還實(shí)現(xiàn)了模塊級(jí)及軟件API級(jí)的HLS開源，如矩陣運(yùn)算庫(kù)等。

除自身提供全套工具及開源庫(kù)，賽靈思還與獨(dú)立軟件提供商（ISV）共同提供各種解決方案。這些ISV往往擁有自己獨(dú)特的解決方案，而賽靈思要做的就是對(duì)他們的應(yīng)用提供支持，以滿足眾多領(lǐng)域的需求。在Fintech領(lǐng)域，這些應(yīng)用包含：

一鍵下單（Tic To Trade）；

交易權(quán)風(fēng)控；

解包及發(fā)包；

期權(quán)定價(jià)等等。

最快甚至可以實(shí)現(xiàn)納秒（ns）級(jí)的下單。在中國(guó)市場(chǎng)，從以太網(wǎng)收到交易所包到解包再到計(jì)算完成，整個(gè)流程可以在百毫微秒級(jí)實(shí)現(xiàn)。

圖6：SDAccel工具鏈級(jí)Fintech平臺(tái)示例

總之，賽靈思Vivado HLS和Alveo的到來(lái)，F(xiàn)intech開發(fā)迎來(lái)了一個(gè)FPGA加速的新時(shí)代。開發(fā)人員無(wú)需在硬件平臺(tái)搭建與基礎(chǔ)支持工具上投入過(guò)多精力，而只需專注于自己的特長(zhǎng)領(lǐng)域，借助Vivado HLS快速在Alveo加速器卡實(shí)現(xiàn)定制化應(yīng)用，不斷突破低延時(shí)、高吞吐率的極限。

最后，如果您想親身實(shí)踐感受上述性能，強(qiáng)烈推薦賽靈思現(xiàn)有一款產(chǎn)品：二叉樹期權(quán)定價(jià)模型。它簡(jiǎn)單易用、容易上手，同時(shí)可以實(shí)現(xiàn)比12核CPU高達(dá)60.8倍的加速，您可以點(diǎn)擊鏈接查看體驗(yàn)https://github.com/Xilinx/BinomialModel。

圖7：Binomial期權(quán)定價(jià)模型

責(zé)任編輯：xj

原文標(biāo)題：愛(ài)（AI）其實(shí)很簡(jiǎn)單 — 金融科技（Fintech）開發(fā)迎來(lái)新時(shí)代

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