在歷史上，半導體產(chǎn)業(yè)的成長仰賴制程節(jié)點每一次微縮所帶來的電晶體成本下降;但下一代晶片恐怕不會再伴隨著成本下降，這將會是半導體產(chǎn)業(yè)近20~30年來面臨的最嚴重挑戰(zhàn)。

具體來說，新一代的20奈米塊狀高介電金屬閘極(bulkhigh-Kmetalgate，HKMG)CMOS制程，與16/14奈米FinFET將催生更小的電晶體，不過每個邏輯閘的成本也將高出目前的28奈米塊狀HKMGCMOS制程。此成本問題部分源自于在新制程節(jié)點，難以維持高參數(shù)良率(parametricyields)以及低缺陷密度(defectdensity)。

20奈米節(jié)點在達到低漏電方面有困難，是因為在摻雜均勻度(dopinguniformity)、線邊緣粗糙度(lineedgeroughness)以及其他物理性參數(shù)的控制上遭遇挑戰(zhàn)，那些參數(shù)對制程中的細微變化都十分敏感。此外20奈米節(jié)點對雙重圖形(doublepatterning)的需求，也帶來了比28奈米更高的每片晶圓成本。

16/14奈米FinFET制程節(jié)點與20奈米節(jié)點采用相同的導線結(jié)構(gòu)，因此晶片面積只比20奈米節(jié)點小了8~10%;該制程節(jié)點也面臨與應力控制、疊對(overlay)，以及其他與3D結(jié)構(gòu)的階梯覆蓋率(stepcoverage)、制程均勻度相關的因素。

半導體各個制程節(jié)點的每閘成本估計

成本問題將會永久存在，因為隨著28奈米塊狀CMOS制程日益成熟，晶圓折舊成本(depreciationcost)將比產(chǎn)量爬升與初始高量產(chǎn)階段下滑60~70%，因此28奈米塊狀HKMGCMOS制程的每閘成本將會比FinFET低得多，甚至到2017年第四季也是一樣。而20奈米HKMG制程也將在2018或2019年折舊成本下滑時，面臨類似的發(fā)展趨勢。

塊狀CMOS制程與FinFET制程的每閘成本估計

資料顯示，F(xiàn)inFET制程能應用在高性能或是超高密度設計，但用在主流半導體元件上卻不符合成本效益;因此半導體產(chǎn)業(yè)界面臨的問題是，晶圓代工業(yè)者所推動的技術(shù)與客戶的需求之間并不協(xié)調(diào)。這種情況沒有結(jié)束的跡象，當半導體制程微縮到10奈米與7奈米節(jié)點，將會承受產(chǎn)業(yè)界還未充分準備好因應的額外晶圓制程挑戰(zhàn)。

尋求解決之道

要降低半導體未來制程節(jié)點的電晶體與邏輯閘成本，產(chǎn)業(yè)界有四條主要的解決之道：

1.采用新元件結(jié)構(gòu)

選項之一是全空乏絕緣上覆矽(fullydepletedsilicon-on-insulator，F(xiàn)DSOI)，能帶來比塊狀CMOS與FinFET制程低的每閘成本以及漏電。

2.采用18寸晶圓

18寸(450mm)晶圓面臨的主要挑戰(zhàn)，是該選擇在哪個制程節(jié)點進行轉(zhuǎn)換;一個可能的情況是10奈米與7奈米節(jié)點。不過，18寸晶圓與超紫外光微影不太適合在同一個制程節(jié)點啟用，這讓問題變得復雜化。

一座18寸晶圓廠要在7奈米節(jié)點達到每月4萬片晶圓的產(chǎn)量，成本將高達120億到140億美元，而且必須要在短時間之內(nèi)迅速達到高產(chǎn)量，否則折舊成本將帶來大幅的虧損。這樣的一座晶圓廠會需要生產(chǎn)能迅速達到高產(chǎn)量的晶片產(chǎn)品。要克服這些挑戰(zhàn)需要付出很多努力，但全球只有很小一部分半導體業(yè)者有能力做到;估計18寸晶圓將在2020年開始量產(chǎn)。

3.強化實體設計與可制造性設計技術(shù)

復雜的16/14奈米FinFET設計成本可能高達4億美元以上，而要改善參數(shù)良率可能還要付出1億或2億美元;這意味著只有非常少數(shù)的應用能負擔得起，因為產(chǎn)品營收必須要是設計成本的十倍。此外，那些設計需要在12個月之內(nèi)完成，才能支援如智慧型手機等市場周期變化快速的終端應用。

4.利用嵌入式多核心處理器上的軟體編程能力

可編程架構(gòu)預期將會被擴大采用，但嵌入式FPGA核心的耗電量與成本都很高，軟體客制化則需要相對較程的時間，才能針對復雜的任務進行開發(fā)與除錯。軟體開發(fā)工具需要強化，但進展速度緩慢。