近年來，半導體封裝變得越發(fā)復雜，更加強調(diào)設(shè)計的重要性。半導體封裝設(shè)計工藝需要各類工程師和業(yè)內(nèi)人士的共同參與，以共享材料信息、開展可行性測試、并優(yōu)化封裝特性。在往期文章中（點擊鏈接直達），我們探討了不同類型的半導體封裝。本篇文章將詳細闡述半導體封裝設(shè)計工藝的各個階段，并介紹確保封裝能夠發(fā)揮半導體高質(zhì)量互連平臺作用的不同分析方法。 ?

半導體封裝設(shè)計工藝

▲圖1：半導體封裝設(shè)計流程的各個方面（? HANOL出版社）

圖1顯示了半導體封裝設(shè)計工藝的各項工作內(nèi)容。首先，封裝設(shè)計需要芯片設(shè)計部門提供關(guān)鍵信息，包括芯片焊盤（Chip Pad）坐標、芯片布局和封裝互連數(shù)據(jù)。然后，團隊將根據(jù)封裝材料設(shè)計由基板（Substrate）和引線框架（Leadframe）組成的半導體封裝結(jié)構(gòu)。這一過程涉及應(yīng)用設(shè)計規(guī)則，需要充分考慮封裝的批量生產(chǎn)、制造過程、工藝條件和所需設(shè)備等。 ?

封裝可行性審查應(yīng)在封裝開發(fā)初期進行，審查結(jié)果需要提交給芯片和產(chǎn)品設(shè)計人員做進一步反饋。完成可行性研究后，須向封裝制造商下訂單，并附上封裝、工具、引線框架和基板的設(shè)計圖紙。交付用于封裝的晶圓時，除了引線或焊接凸點（Solder Bump）連接的設(shè)計圖紙外，還需要準備好工具、引線框架材料和基板。引線或焊接凸點連接的設(shè)計圖紙必須提前分享給封裝工藝及制造工程師。

收到這些設(shè)計圖紙后，封裝設(shè)計工程師將開展可行性測試。具體來講，使封裝錫球（Solder Ball）的布局和芯片的焊盤序列關(guān)聯(lián)在一起，以確定這種布線方式是否可行。通過前期的可行性研究，工程師將提出有關(guān)封裝錫球排列、封裝尺寸和規(guī)格的建議，以改進半導體芯片和器件的特性與工藝。

優(yōu)化封裝特性

▲圖2：封裝設(shè)計優(yōu)化流程（? HANOL出版社） ?

封裝設(shè)計優(yōu)化流程如圖2所示。在封裝可行性審查的初始階段，提出最佳焊盤位置，再確保接線的可行性。為了優(yōu)化這些工藝特性，需要對結(jié)構(gòu)特性、熱特性和電氣特性進行分析。 ? 如今，為了滿足半導體行業(yè)針對傳輸速度、集成度和性能日益增長的需求，這些特性有必要進行全面提升。

就電氣特性而言，封裝時增加錫球，可以增加鏈接印刷電路板（PCB）上引腳（Pin）的數(shù)量，從而添加更多布線。這樣一來，基板、引線框架和印刷電路板的設(shè)計將變得更加精細和復雜。這就會導致這些設(shè)備的制造會受制于封裝公司和基板等組件制造商的工藝能力。

因此，在半導體封裝設(shè)計中，為了避免質(zhì)量問題，需要制定與材料、工藝和設(shè)備相關(guān)的設(shè)計規(guī)則，定期對這些規(guī)則進行審查，并分享給芯片設(shè)計人員及基板和封裝制造商。 基于共享的設(shè)計規(guī)則，封裝工藝工程師和基板制造工藝工程師可合力縮小封裝錫球的尺寸和間距，以及信號布線的寬度和間隔。同樣，設(shè)計規(guī)則中還會明確規(guī)范從工藝性能到電氣規(guī)格在內(nèi)的一系列細節(jié)。

此外，設(shè)計規(guī)則中還會詳細說明管理封裝和基板容差1的方法，以及核查封裝工藝性能的方法。 更具體地說，設(shè)計規(guī)則還可以用來滿足嚴格的電氣規(guī)格容差管理。

為了滿足電氣規(guī)格，團隊需要根據(jù)預先驗證的設(shè)計數(shù)據(jù)繪制圖紙，來規(guī)劃并依次制定三個方面的容差：每條高速信號線；管理每條信號線阻抗2一致性的電介質(zhì)3厚度；以及能夠?qū)崿F(xiàn)最佳低功耗設(shè)計的過孔尺寸4。另一方面，為了提高封裝效率和批量生產(chǎn)能力，團隊在設(shè)計諸如基板等器件時會考慮使用標記模式，以注明符合標準的器件，并將其作為設(shè)計規(guī)則進行管理。

1?容差(Tolerance)：性能差異導致的空間或數(shù)字上的誤差范圍。

2?阻抗(Impedance)：衡量電路阻礙電流通過能力程度的指標。

3?電介質(zhì)(Dielectric)：通過施加電場可以被極化的一種電絕緣體。

4?過孔尺寸(Via Size)：印刷電路板中不同層之間用于電氣連接的孔的尺寸。

分析封裝結(jié)構(gòu)

針對半導體封裝結(jié)構(gòu)，可通過計算機模擬的方式去分析。通常情況下，計算機模擬分析過程會將推導出的一般方程應(yīng)用于特定條件中，以便深入了解特定情況。標準的計算機模擬分析過程包括四個步驟。 首先，將支配某種自然現(xiàn)象的要素以及這些要素之間的關(guān)系歸納為數(shù)學表達式，如控制方程5，然后對分析對象進行建模，以便進行計算機模擬。接下來，將控制方程應(yīng)用到模型中，進行數(shù)學計算，最后將計算結(jié)果應(yīng)用于現(xiàn)象進行分析。

計算機模擬分析方法主要分為：有限差分法（Finite Difference Method）、有限元法（Finite Element Method, FEM）和有限體積法（Finite Volume Method）。其中，有限元法被廣泛應(yīng)用于分析半導體結(jié)構(gòu)。從工程角度而言，有限元法指將無限數(shù)量的點和自由度6轉(zhuǎn)化為有限數(shù)量的點和自由度的能力，這些點隨后被納入線性方程組進行計算。

5?控制方程(Governing Equation)：構(gòu)成計算機代碼基礎(chǔ)的數(shù)學公式。在計算建模場景中，控制方程決定由代碼提前預設(shè)的隱藏的流體行為。

6?自由度(Degrees of Freedom)：對某一統(tǒng)計量進行最終計算時，可以自由變化的數(shù)值的個數(shù)。

有限元法由有限數(shù)量的被稱為元素的構(gòu)建模塊組成。每個元素都包含有限數(shù)量的點和一個控制方程，而數(shù)值則通過求解方程獲得。為了深化對結(jié)構(gòu)分析的了解，我們有必要知道結(jié)構(gòu)分析所需材料的三個關(guān)鍵屬性：熱膨脹系數(shù)（CTE）、泊松比（Poisson’s Ratio）和應(yīng)力（Stress）。

熱膨脹系數(shù)是用來描述材料因溫度波動而發(fā)生長度變化的一項指標。一般來說，溫度升高時材料膨脹，溫度下降時材料收縮。因此，熱膨脹系數(shù)被定義為單位溫度上升時材料長度的增幅量。泊松比指材料在垂直于特定載荷方向上的膨脹或收縮，考慮物體所受的推拉作用可有助于我們更好地了解泊松比的概念。

如果我們從兩端縱向拉動一個物體并對其施加拉力，那么物體會沿著長度方向伸展，沿著寬度方向收縮。但是，如果我們從兩端縱向推擠一個物體并對其施加壓縮力，那么物體會沿著這個力的方向收縮，沿著寬度方向伸展。最后，應(yīng)力指物體在受到外部作用時在內(nèi)部形成的內(nèi)力，用以抵抗這股外力，同時保持物體的形狀不變。應(yīng)力壓力是以單位進行測量的。 這些材料特性應(yīng)用于半導體封裝結(jié)構(gòu)分析的三個主要領(lǐng)域：封裝翹曲、焊點可靠性和封裝強度。

翹曲分析

在進行封裝時，當溫度上升然后回落到室溫時，不同材料之間由于熱膨脹系數(shù)不同，可能導致封裝翹曲并造成封裝缺陷。因此，我們應(yīng)基于產(chǎn)品結(jié)構(gòu)、材料的彈性模量7、熱膨脹系數(shù)、工藝溫度和時間，對封裝進行結(jié)構(gòu)性分析，以便更好地預防翹曲及封裝缺陷。

7?彈性模量(Elastic Modulus)：在固體力學中表示材料剛度的數(shù)值，是應(yīng)力與應(yīng)變的比值。

焊點可靠性

焊錫主要用于半導體封裝和PCB基板之間的機械和電氣連接。由于焊點可靠性非常重要，所以我們需要在封裝前對焊點進行結(jié)構(gòu)性分析，以改進封裝結(jié)構(gòu)和材料。 焊錫的失效主要源于兩個方面的共同作用——平面收縮造成的剪切斷裂以及軸向拉伸造成的拉伸斷裂。因此，在焊點結(jié)構(gòu)分析中，需要對各種工藝或使用條件下施加到焊點的應(yīng)力值進行分析。

強度分析

因為封裝的作用是保護芯片免受外部影響，所以芯片在受外部影響時表現(xiàn)出的穩(wěn)健性要依靠封裝強度。為了確定封裝的穩(wěn)健性，我們可以使用萬能試驗機（UTM）8進行三點彎曲或四點彎曲試驗，由此計算斷裂強度。結(jié)構(gòu)性分析可以模擬用萬能試驗機進行的實驗，從而推導出封裝各個區(qū)域的應(yīng)力水平，并以特定材料的斷裂強度為參考來預測整個產(chǎn)品的斷裂強度。

8?萬能試驗機(UTM)：一種測量材料強度的儀器，通過用一定重量拉伸或壓縮材料來測量其抗拉、抗彎和抗壓強度。

審核編輯：劉清