Ian Beavers

對于需要一系列同步模數(shù)轉(zhuǎn)換器（ADC）的高速信號采樣和處理應(yīng)用，校正和匹配轉(zhuǎn)換器之間的延遲變化的能力至關(guān)重要。圍繞此功能的系統(tǒng)設(shè)計(jì)至關(guān)重要，因?yàn)閺?a href="http://www.socialnewsupdate.com/analog/" target="_blank">模擬采樣點(diǎn)到處理模塊的任何延遲不匹配都會降低性能。交錯(cuò)處理也需要樣本對齊，其中一個(gè)轉(zhuǎn)換器樣本領(lǐng)先另一個(gè)轉(zhuǎn)換器樣本幾分之一時(shí)鐘周期。

JESD204B第三代高速串行轉(zhuǎn)換器接口的主要特性之一是能夠?yàn)橄到y(tǒng)中的每個(gè)轉(zhuǎn)換器建立確定性延遲。正確理解和使用此功能后，它可以在單個(gè)系統(tǒng)中的多個(gè)ADC之間創(chuàng)建同步或交錯(cuò)采樣系統(tǒng)。

由于確定性延遲是一種相對較新的轉(zhuǎn)換器接口特性，系統(tǒng)設(shè)計(jì)人員通常會對如何建立它、感興趣的信號以及如何實(shí)現(xiàn)同步或交錯(cuò)處理有幾個(gè)問題。以下是設(shè)計(jì)具有確定性延遲的系統(tǒng)的一些常見問題和答案，該系統(tǒng)與FPGA一起采樣的多個(gè)JESD204B轉(zhuǎn)換器。

什么是確定性延遲，JESD204B如何定義它？

JESD204B鏈路上的確定性延遲由串行數(shù)據(jù)從發(fā)射器（ADC或源FPGA）的并行成幀數(shù)據(jù)輸入傳播到接收器（數(shù)模轉(zhuǎn)換器或DAC或接收器FPGA）的并行成幀數(shù)據(jù)輸出所需的時(shí)間來定義。這個(gè)時(shí)間通常是 以分辨率的幀時(shí)鐘周期或設(shè)備時(shí)鐘測量。

JESD204B的確定性延遲規(guī)范未考慮ADC的模擬前端內(nèi)核或DAC的后端模擬內(nèi)核。它僅基于進(jìn)出JESD204B數(shù)字成幀的數(shù)據(jù)。在此延遲計(jì)算中，不僅兩個(gè)有源設(shè)備是一個(gè)函數(shù)，而且連接兩者的空間信號路由也是如此。這意味著在多轉(zhuǎn)換器系統(tǒng)中，每個(gè)鏈路的確定性延遲可能更大或更小，具體取決于JESD204B通道路由的空間長度及其各自的延遲。接收器上的緩沖延遲有助于解決路由引起的延遲差異（圖 1）。

圖1.JESD204B在兩個(gè)器件之間的確定性延遲將基于三個(gè)分量：從發(fā)射器成幀器到輸出的延遲、空間路由延遲以及從輸入到解碼器的接收器延遲。來自同一系統(tǒng)中兩個(gè)不同ADC的數(shù)據(jù)可能各自具有自己獨(dú)特的確定性延遲。

與低壓差分信號（LVDS）等簡單的串行鏈路配置不同，JESD204B接口將數(shù)據(jù)樣本打包到定義的幀中。在來自發(fā)射器的鏈路握手或初始通道對齊序列 （ILAS） 期間，一對或幾個(gè)樣本的每個(gè)幀邊界由一個(gè)特殊的控制字符標(biāo)記。在 ILAS 期間，一個(gè)較大的已定義幀組（稱為多幀）也用相應(yīng)的控制字符進(jìn)行標(biāo)記。但是，在此序列完成后，不需要控制字符，并且可以獲取鏈路的全部帶寬。幀和多幀邊界分別與幀時(shí)鐘和多幀時(shí)鐘重合。

JESD204子類與確定性延遲的關(guān)系是什么意思？

JESD204B協(xié)議有三個(gè)子類來定義鏈路的確定性延遲。子類 0 向后兼容 JESD204 和 JESD204A，不支持確定性延遲。子類 1 通過使用稱為 SYSREF 的系統(tǒng)參考信號來支持確定性延遲。子類 2 通過雙重用途使用 ~SYNC 信號來支持確定性延遲，這也允許接收器啟動握手 ILAS 例程。相對于時(shí)鐘在時(shí)間上準(zhǔn)確放置 SYSREF 與 ~SYNC 的能力將決定感興趣的系統(tǒng)需要哪個(gè)子類。

如何使用確定性延遲來調(diào)整多個(gè)轉(zhuǎn)換器之間的采樣？

對于子類1轉(zhuǎn)換器實(shí)現(xiàn)，幀時(shí)鐘和多幀時(shí)鐘在每個(gè)器件上通過系統(tǒng)參考邊沿SYSREF的出現(xiàn)而內(nèi)部對齊。當(dāng)檢測到 SYSREF 邊沿時(shí)，這兩個(gè)時(shí)鐘都與該時(shí)間點(diǎn)對齊。由于這些時(shí)鐘保留在每個(gè)設(shè)備內(nèi)部，因此它們在發(fā)射器內(nèi)的邊界通過使用控制字符通過串行鏈路進(jìn)行通信。

每個(gè)接收器都可以隱式解碼發(fā)射器幀和多幀時(shí)鐘相對于其自己的同名時(shí)鐘以及相對于所有發(fā)射設(shè)備的時(shí)間位置。這使得接收器能夠使用緩沖延遲在相對較早的數(shù)據(jù)到達(dá)時(shí)對樣本進(jìn)行糾偏，以將鏈路與最新到達(dá)的數(shù)據(jù)相匹配（圖 2）。

圖2.在JESD204B發(fā)送器中，時(shí)鐘鎖存系統(tǒng)參考（SYSREF）邊沿后，樣本與幀和多幀時(shí)鐘對齊。出于視覺目的，此處將多幀定義為僅包含八個(gè)樣本。

對于同步采樣，這些數(shù)據(jù)鏈路可以在FPGA內(nèi)及時(shí)對齊。對于交錯(cuò)采樣，每個(gè)鏈路都可以通過其相應(yīng)的相對相位延遲來抵消。通過測量從接收器的多幀時(shí)鐘邊沿到每個(gè)鏈路的多幀控制特性的時(shí)間延遲，可以識別每個(gè)鏈路的確定性延遲。需要注意的是，每個(gè)鏈路的確定性延遲必須短于多幀時(shí)鐘周期的持續(xù)時(shí)間（圖 3）。

圖3.來自四個(gè)JESD204B發(fā)送器的多幀樣本通過使用緩沖延遲與接收器內(nèi)的多幀時(shí)鐘對齊。

確定性延遲是否與轉(zhuǎn)換器總延遲相同？

ADC的總延遲是模擬采樣從器件進(jìn)行計(jì)時(shí)、處理和數(shù)字輸出所需的時(shí)間。類似地，DAC的總延遲是從數(shù)字采樣數(shù)據(jù)時(shí)鐘輸入器件到相應(yīng)采樣從模擬輸出時(shí)鐘出來的時(shí)間。通常，它們都是在分辨率的采樣時(shí)鐘周期中測量的，因?yàn)樗鼈兣c頻率有關(guān)。它部分取決于單個(gè)轉(zhuǎn)換器組件中的模擬處理架構(gòu)。從根本上說，這與JESD204B鏈路實(shí)現(xiàn)所描述的確定性延遲的定義不同，后者是三個(gè)組件的函數(shù)。

對齊多個(gè)轉(zhuǎn)換器的最大糾偏預(yù)算是多少？

在ILAS過程中，發(fā)射器發(fā)送多幀控制字符以標(biāo)記多幀時(shí)鐘邊界。接收器識別這些字符以創(chuàng)建自己的內(nèi)部本地多幀時(shí)鐘，該時(shí)鐘與上游鏈路中的每個(gè)發(fā)射器對齊。對于使用多個(gè)接收器的大型陣列系統(tǒng)，多幀時(shí)鐘也在所有這些器件上對齊。因此，任何轉(zhuǎn)換器鏈路的確定性延遲都不能超過單個(gè)多幀時(shí)鐘周期的時(shí)間。這是跨鏈接的總糾偏時(shí)間預(yù)算。

多幀時(shí)鐘的持續(xù)時(shí)間通常為數(shù)十個(gè)采樣時(shí)鐘周期。甚至可以通過在鏈路握手期間傳達(dá)的設(shè)置參數(shù)變量將其調(diào)整為更長或更短。

此功能是否與ADC或DAC上的同一模擬采樣點(diǎn)正確對齊，還是需要更多？

確定性延遲提供了一種根據(jù)提供給JESD204B成幀器的相同時(shí)間點(diǎn)對齊樣本的方法。除了這段時(shí)間之外，ADC在JESD204B成幀器之前處理前端的模擬樣本所需的時(shí)鐘周期更多。轉(zhuǎn)換器供應(yīng)商必須在時(shí)鐘持續(xù)時(shí)間上提前成幀器指定此時(shí)間段。相反，DAC在解幀器之后需要額外的時(shí)鐘周期，以模擬形式將樣本處理到輸出。

在獲得有效的模擬樣品數(shù)據(jù)之前，對準(zhǔn)過程需要多長時(shí)間？

發(fā)送到轉(zhuǎn)換器和FPGA的SYSREF邊沿會導(dǎo)致對齊過程開始。在此事件之后，除了ILAS序列外，還需要完成幾個(gè)多幀時(shí)鐘周期，然后才能獲得有效的樣本數(shù)據(jù)。這相當(dāng)于許多采樣時(shí)鐘周期的相對時(shí)間。具體持續(xù)時(shí)間可能取決于轉(zhuǎn)換器中JESD204B內(nèi)核的獨(dú)特確定性延遲，該值需要由供應(yīng)商傳達(dá)。在此期間，鏈接將被關(guān)閉，有效數(shù)據(jù)將不會傳輸。在絕對時(shí)間內(nèi)，持續(xù)時(shí)間將是采樣時(shí)鐘頻率的函數(shù)。

實(shí)現(xiàn)同步采樣最具挑戰(zhàn)性的系統(tǒng)設(shè)計(jì)方面是什么？

在子類 1 中實(shí)現(xiàn)同步或交錯(cuò)處理直至采樣電平的最具挑戰(zhàn)性的方面之一是能夠在多個(gè)轉(zhuǎn)換器之間及時(shí)對齊 SYSREF 的使能邊沿。此外，每個(gè)SYSREF邊沿都需要滿足設(shè)置要求，并將時(shí)間保持到各自的采樣時(shí)鐘。這將消耗一些可用的時(shí)序裕量。主動和獨(dú)立地偏斜SYSREF和時(shí)鐘之間的精細(xì)相位的能力將有助于實(shí)現(xiàn)轉(zhuǎn)換器之間的時(shí)序收斂。

SYSREF 是否需要是單個(gè)事件，還是可以重復(fù)發(fā)生？關(guān)于每個(gè)案例，我需要了解什么？

SYSREF 對準(zhǔn)邊沿可以是單脈沖、周期性、間隙周期性或重復(fù)非周期性。這將取決于系統(tǒng)的需求以及時(shí)鐘和源頭SYSREF之間相位偏差的時(shí)序靈活性。對于 SYSREF 的重復(fù)情況，幀和多幀 時(shí)鐘將在每個(gè)事件上重新對齊。但是，由于目標(biāo)是保持一組對齊的時(shí)鐘，因此周期周期性 SYSREF 的使能沿應(yīng)落在多幀時(shí)鐘邊界上。由于時(shí)鐘應(yīng)該已經(jīng)在第一個(gè) SYSREF 邊沿之后對齊，這將防止不必要的重新對齊。

周期性SYSREF信號的不利影響之一是它有可能耦合到目標(biāo)模擬信號上。這就是為什么并不總是建議使用周期性信號，并且只應(yīng)在絕對必要時(shí)使用。如果使用周期性SYSREF，則必須注意將其與ADC的模擬前端正確隔離。

有哪些方法可以將 SYSREF 偏斜調(diào)整為在單個(gè)時(shí)鐘周期內(nèi)？

理想情況下，每個(gè)轉(zhuǎn)換器和FPGA的SYSREF和時(shí)鐘可以精確布線，時(shí)序裕量可滿足所有組件的嚴(yán)格設(shè)置和保持時(shí)間。但是，隨著高性能轉(zhuǎn)換器采樣速度的不斷提高，僅靠精確的印刷電路板（PCB）布線并不總是能滿足時(shí)序收斂。器件之間的引腳間差異，加上電源和溫度漂移，會在一系列高速轉(zhuǎn)換器上產(chǎn)生相對較大的時(shí)序偏差?？赡苄枰呒墪r(shí)序調(diào)整功能來提供有源 SYSREF 相位偏斜。

例如，來自ADC的信息性警報(bào)可以識別SYSREF邊沿是否在設(shè)置內(nèi)鎖定，并保持時(shí)序窗口。如果發(fā)生這種情況，則時(shí)鐘邊沿用于時(shí)序參考、時(shí)鐘[N]或時(shí)鐘[N+1]將存在歧義。根據(jù)檢測到 SYSREF 邊沿的位置，采樣 CLK 邊沿相對于 SYSREF 的相位可能會在時(shí)鐘源處延遲，以保持滿足建立和保持時(shí)間的有效時(shí)序條件。

另一種選擇是使用采樣時(shí)鐘的下一個(gè)下降沿而不是上升沿來獲得半個(gè)相位裕量周期。系統(tǒng)中的每個(gè)轉(zhuǎn)換器都可以通過這種方式進(jìn)行調(diào)諧，前提是時(shí)鐘源對各自的 SYSREF 和 CLK 具有獨(dú)立的相位調(diào)整（圖 4）。

圖4.為了在高速下實(shí)現(xiàn)低至樣品電平的對齊，滿足SYSREF相對于輸入時(shí)鐘的建立和保持時(shí)間可能具有挑戰(zhàn)性。能夠在相位早期偏斜每個(gè)SYSREF輸入，以防止相對于其CLK的設(shè)置時(shí)間違規(guī)，有助于滿足系統(tǒng)中多個(gè)轉(zhuǎn)換器之間的時(shí)序收斂要求。

是否需要支持子類 1 或子類 2 的轉(zhuǎn)換器才能使用確定性延遲功能？

子類1和子類2是唯一支持確定性延遲的子類，如JESD204B規(guī)范中所述。在子類 1 中，SYSREF 信號定義了確定性延遲。在子類 2 中，~SYNC 是定義此延遲的信號。一些轉(zhuǎn)換器供應(yīng)商創(chuàng)建了一個(gè)子類 0 實(shí)現(xiàn)，用于支持對齊樣本的同步方案。在這種情況下，不使用轉(zhuǎn)換器和FPGA之間多幀時(shí)鐘的對齊過程

樣本級別的時(shí)間戳機(jī)制可用于使用附加的輔助信息（稱為控制位）來標(biāo)記 SYSREF 的發(fā)生。與 SYSREF 邊沿重合的每個(gè)樣本都標(biāo)有唯一的控制位。在 FPGA 中， 具有此時(shí)間戳的每個(gè)鏈路都可以延遲到等于最長路徑，然后彼此對齊，與轉(zhuǎn)換器之間的延遲差異無關(guān)（圖 5 和圖 6）。

圖5.通過使用SYSREF控制位時(shí)間戳，可以在FGPA處理模塊內(nèi)實(shí)現(xiàn)子類0中的采樣對齊，而不管從模擬輸入到JESD204B輸出的多個(gè)ADC之間是否存在任何實(shí)際延遲差異。

圖6.通過使用附加的控制位作為與前端模擬輸入重合的觸發(fā)（紅色），F(xiàn)PGA可以對齊來自不同延遲的信號鏈的樣本。

總結(jié)

雖然確定性延遲是JESD204B的一個(gè)有點(diǎn)復(fù)雜的選項(xiàng)，但如果使用得當(dāng)，它可以成為高性能信號處理系統(tǒng)設(shè)計(jì)的強(qiáng)大功能。來自ADC陣列的樣本可以通過緩沖延遲在FPGA內(nèi)對齊和糾偏，以實(shí)現(xiàn)同步或交錯(cuò)采樣。JESD204B子類識別對于了解系統(tǒng)的時(shí)序?qū)R功能非常重要。系統(tǒng)ADC兩端SYSREF和CLK輸入引腳的時(shí)序收斂對于實(shí)現(xiàn)時(shí)間對齊采樣至關(guān)重要。

審核編輯：郭婷