ADC0804引腳圖如下：

引腳功能及應(yīng)用特性如下：
CS 、RD 、WR （引腳1、2、3）：是數(shù)字控制輸入端，滿足標準TTL 邏輯電
平。其中CS 和WR 用來控制A/D 轉(zhuǎn)換的啟動信號。CS 、RD 用來讀A/D 轉(zhuǎn)換的結(jié)
果，當它們同時為低電平時，輸出數(shù)據(jù)鎖存器DB0~DB7 各端上出現(xiàn)8 位并行二進制數(shù)
碼。
CLKI（引腳4）和CLKR（引腳19）：ADC0801~0805 片內(nèi)有時鐘電路，只要在外
部“CLKI”和“CLKR”兩端外接一對電阻電容即可產(chǎn)生A/D 轉(zhuǎn)換所要求的時鐘，其

振蕩頻率為fCLK≈1/1.1RC。其典型應(yīng)用參數(shù)為：R=10KΩ，C=150PF，fCLK≈640KHZ，
轉(zhuǎn)換速度為100μｓ。若采用外部時鐘，則外部fCLK 可從CLKI 端送入，此時不接R、C。
允許的時鐘頻率范圍為100KHZ～1460KHZ。
INTR （引腳5）： INTR 是轉(zhuǎn)換結(jié)束信號輸出端，輸出跳轉(zhuǎn)為低電平表示本次
轉(zhuǎn)換已經(jīng)完成，可作為微處理器的中斷或查詢信號。如果將CS 和WR 端與INTR 端
相連，則ADC0804 就處于自動循環(huán)轉(zhuǎn)換狀態(tài)。

CS ＝0 時，允許進行A/D 轉(zhuǎn)換。WR 由低跳高時A/D 轉(zhuǎn)換開始，8 位逐次比較
需8×8=64 個時鐘周期，再加上控制邏輯操作，一次轉(zhuǎn)換需要66～73 個時鐘周期。
在典型應(yīng)用fCLK＝640KHZ 時，轉(zhuǎn)換時間約為103μｓ～114μｓ。當fCLK 超過640KHZ，轉(zhuǎn)
換精度下降，超過極限值1460KHZ 時便不能正常工作。
VＩＮ
（＋）（引腳）和VＩＮ
（－）（引腳7）：被轉(zhuǎn)換的電壓信號從VＩＮ
（＋）和VＩＮ
（－）輸
入，允許此信號是差動的或不共地的電壓信號。如果輸入電壓VＩＮ的變化范圍從0V
到Vmax，則芯片的VＩＮ
（－）端接地，輸入電壓加到VＩＮ
（＋）引腳。由于該芯片允許差動
輸入，在共模輸入電壓允許的情況下，輸入電壓范圍可以從非零伏開始，即Vmin 至
Vmas。此時芯片的VＩＮ
（－）端應(yīng)該接入等于Vmin 的恒值電碼墳上，而輸入電壓VＩＮ仍然

加到VＩＮ
（＋）引腳上。
AGND（引腳8）和DGND（引腳10）：A/D 轉(zhuǎn)換器一般都有這兩個引腳。模擬地
AGND 和數(shù)字地DGND 分別設(shè)置引入端，使數(shù)字電路的地電流不影響模擬信號回路，
以防止寄生耦合造成的干擾。
VＲＥＦ／2（引腳9）：參考電壓VＲＥＦ/2 可以由外部電路供給，從“VＲＥＦ/2”端直接送
入，VＲＥＦ/2 端電壓值應(yīng)是輸入電壓范圍的二分之一。所以輸入電壓的范圍可以通過
調(diào)整VＲＥＦ/2 引腳處的電壓加以改變，轉(zhuǎn)換器的零點無需調(diào)整。

ADC0804 轉(zhuǎn)換器的工作時序如圖4-8 所示。

AD轉(zhuǎn)換器的設(shè)計接口電路圖:

圖中，ADC0804 數(shù)據(jù)輸出線與AT89C51 的數(shù)據(jù)總線直接相連，AT89C51 的RD 、
WR 和INT1直接連到ADC0804，由于用P1.0 線來產(chǎn)生片選信號，故無需外加
地址譯碼器。當AT89C51 向ADC0804 發(fā)WR (啟動轉(zhuǎn)換)、RD (讀取結(jié)果)信號時，
只要虛擬一個系統(tǒng)不占用的數(shù)據(jù)存儲器地址即可。