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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言(HDL:Hardware Description Language),以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定的輸出信號(hào)僅僅取決于該時(shí)刻的輸入信號(hào),而與過去的輸入信號(hào)無關(guān),即與輸入信號(hào)作用前的狀態(tài)無關(guān),這樣的電路稱為組合邏輯電路。
偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻詳解
初學(xué) Verilog 時(shí)許多模塊都是通過計(jì)數(shù)與分頻完成設(shè)計(jì),例如 PWM 脈寬調(diào)制、頻率計(jì)等。而分頻邏輯往往通過計(jì)數(shù)邏輯完成。本節(jié)主要對(duì)偶數(shù)分頻、奇數(shù)分...
之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議,這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼,然后通過串口傳輸?shù)絇C。做的比較簡單,只是通過FPGA把大寫字...
FPGA相比MCU而言,在數(shù)據(jù)位操作上有很明顯的優(yōu)勢(shì)。FPGA支持任意位拼接以及數(shù)據(jù)截取操作。本篇主要是總結(jié)和分享一些對(duì)數(shù)據(jù)位操作的實(shí)用語法技巧。內(nèi)容不...
如何利用verilog驗(yàn)證二分法查找的設(shè)計(jì)代碼
下面是產(chǎn)生輸出文件的過程,這里我們?cè)O(shè)置輸出結(jié)果的格式是fsdb,當(dāng)然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小,而且利用verdi的波形...
基于FPGA的Verilog實(shí)現(xiàn)VGA驅(qū)動(dòng)電路
VGA全稱是Video Graphics Array,即視頻圖形陣列,是一個(gè)使用模擬信號(hào)進(jìn)行視頻傳輸?shù)臉?biāo)準(zhǔn)。分辨率高,顯示速度快。 一、傳輸協(xié)議 VGA...
基于Verilog實(shí)現(xiàn)2ASK的調(diào)制
在進(jìn)行無線通信時(shí),基帶產(chǎn)生的信號(hào)需要通過天線發(fā)送出去,需要滿足一個(gè)條件,即欲發(fā)射信號(hào)的波長與天線的尺寸可比擬(通常認(rèn)為天線尺寸應(yīng)大于波長的十分之一),這...
淺談SystemVerilog中的數(shù)據(jù)類型轉(zhuǎn)換
兩種形式實(shí)現(xiàn)的功能都是將源表達(dá)式src_exp轉(zhuǎn)換給目標(biāo)變量dest_var,那么既生瑜何生亮,實(shí)現(xiàn)的功能都一樣,在具體使用時(shí)仿真工具或者用戶如何知道使...
2022-09-28 標(biāo)簽:VerilogSystem數(shù)據(jù)類型 5752 0
前面已經(jīng)說到,模塊名的定義要符合標(biāo)識(shí)符的定義,那么什么是標(biāo)識(shí)符呢?它的語法是什么呢?
在開始動(dòng)手仿真之前,首先,我們需要?jiǎng)?chuàng)建一個(gè)文件夾用來放置我們的 ModelSim 仿真工程文件,這里我們就在之前創(chuàng)建的 Quartus 工程目錄下的 s...
常用的時(shí)序反標(biāo)方法和EDA工具反標(biāo)方法
前段時(shí)間,一個(gè)朋友聊敘到這個(gè)后仿真任務(wù)命令都咋用,隨即整理了下,可以完成基本的后仿真不成問題,但是如果還要完成一些其他的幺蛾子,那就需要各位仔細(xì)研讀各工...
如何用小腳丫FPGA核心板實(shí)現(xiàn)4位加法器功能
在上次的文章 - 淺談“數(shù)字電路”的學(xué)習(xí)(8)- 編碼器、譯碼器、多路復(fù)用器、解復(fù)用器的關(guān)系和應(yīng)用 - 中,我梳理了一下數(shù)字電路教程中組合邏輯部分的一些...
Verilog邏輯設(shè)計(jì)中的循環(huán)語句和運(yùn)算符
“ 本文主要分享了在Verilog設(shè)計(jì)過程中一些經(jīng)驗(yàn)與知識(shí)點(diǎn),主要包括循環(huán)語句(forever、repeat、while和for)、運(yùn)算符?!?/p>
IC設(shè)計(jì)基礎(chǔ):Verilog計(jì)算1的數(shù)量
如下所示,采用循環(huán)語句+移位+邏輯與1+累加來實(shí)現(xiàn)1的統(tǒng)計(jì)。最終調(diào)用函數(shù)獲得輸入信號(hào)中1的數(shù)量。
2023-05-11 標(biāo)簽:IC設(shè)計(jì)信號(hào)Verilog 5585 0
Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點(diǎn)討論
在寫Verilog TestBench,為了更方便更抽象地對(duì)底層模塊內(nèi)部的信號(hào)進(jìn)行控制,經(jīng)常會(huì)使用到跨模塊調(diào)用的方式,這個(gè)就叫做Cross Module...
SystemVerilog中“軟約束”與“硬約束”的應(yīng)用示例
示例中采用的是“硬約束”,因?yàn)槎x在類中的約束與隨機(jī)時(shí)指定的內(nèi)嵌約束“矛盾”,所以導(dǎo)致約束解析器解析隨機(jī)失敗,即“硬約束”要求所有相關(guān)的約束條件不能互相...
Verilog狀態(tài)機(jī)+設(shè)計(jì)實(shí)例
在verilog中狀態(tài)機(jī)的一種很常用的邏輯結(jié)構(gòu),學(xué)習(xí)和理解狀態(tài)機(jī)的運(yùn)行規(guī)律能夠幫助我們更好地書寫代碼,同時(shí)作為一種思想方法,在別的代碼設(shè)計(jì)中也會(huì)有所幫助...
2024-02-12 標(biāo)簽:Verilog狀態(tài)機(jī) 5463 0
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