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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：709個 瀏覽：112318次 帖子：937個

      verilog技術(shù)

      關(guān)于HDLBits的Verilog實現(xiàn)

      從這一題開始我們將進行過程塊的學(xué)習(xí)，也就是時序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：

      2022-09-16 標(biāo)簽：fpga硬件Verilog 2044 0

      Verilog程序編寫規(guī)范

      在實際工作中，許多公司對Verilog程序編寫規(guī)范都有要求。在公司內(nèi)部統(tǒng)一Verilog程序編寫規(guī)范不僅可以增強程序的可讀性、可移植性，而且也有助于邏輯...

      2022-09-15 標(biāo)簽：fpgaVerilog程序編寫 4363 0

      數(shù)字芯片中的verilog代碼描述

      硬件描述語言的一個突出優(yōu)點就是指令執(zhí)行的并行性。多條語句能夠在相同時鐘周期內(nèi)并行處理多個信號數(shù)據(jù)。但是當(dāng)數(shù)據(jù)串行輸入時，指令執(zhí)行的并行性并不能體現(xiàn)出其優(yōu)勢。

      2022-09-14 標(biāo)簽：Verilog數(shù)字芯片 1425 0

      利用同步fifo實現(xiàn)對輸入序列的檢測

      今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計崗的筆試題。

      2022-09-14 標(biāo)簽：fifoVerilogHDL 1378 0

      Verilog的程序框架案例

      Verilog HDL（Hardware Description Language）是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，具有靈活性...

      2022-09-13 標(biāo)簽：fpgaVerilog程序 1612 1

      使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計

      在實例化模塊時，使用Verilog時有兩種常用的方式來進行模塊端口的信號連接：按端口順序以及按端口名稱連接端口。

      2022-09-08 標(biāo)簽：硬件Verilog端口 1982 0

      移位寄存器的設(shè)計與實現(xiàn)

      移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

      2022-09-06 標(biāo)簽：Verilog移位寄存器觸發(fā)器 5234 0

      SystemVerilog中枚舉類型的使用建議

      SystemVerilog中枚舉類型雖然屬于一種“強類型”，但是枚舉類型還是提供了一些“不正經(jīng)”的用法可以實現(xiàn)一些很常見的功能，本文將示例一些在枚舉類型...

      2022-09-01 標(biāo)簽：VerilogSystem枚舉 2125 0

      使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計

      HDLBits 是一組小型電路設(shè)計習(xí)題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計~

      2022-08-31 標(biāo)簽：電路設(shè)計硬件Verilog 2123 0

      verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter

      參數(shù)傳遞經(jīng)常用于頂層的參數(shù)傳遞給子模塊，這樣我們只需要關(guān)注頂層實體的內(nèi)容，把子模塊的內(nèi)容當(dāng)做一個黑箱子即可，這也是非常實用的。

      2022-08-30 標(biāo)簽：Verilog參數(shù) 6881 0

      SpinalHDL里如何實現(xiàn)Sobel邊緣檢測

      書接上文，趁著今天休假，采用SpinalHDL做一個小的demo，看看在SpinalHDL里如何優(yōu)雅的實現(xiàn)Sobel邊緣檢測。

      2022-08-26 標(biāo)簽：Verilog代碼sobel 1606 0

      Verilog比較方便的特點

      動態(tài)截取固定長度數(shù)據(jù)語法，即+:和-:的使用，這兩個叫什么符號呢？運算符嗎？

      2022-08-17 標(biāo)簽：數(shù)據(jù)Verilog編譯 828 0

      verilog仿真工具編譯

      Icarus Verilog（以下簡稱iverilog ）號稱“全球第四大”數(shù)字芯片仿真器，也是一個完全開源的仿真器。

      2022-08-15 標(biāo)簽：Verilog編譯仿真工具 8910 0

      Verilog的基礎(chǔ)知識

      本節(jié)主要講解了 Verilog 的基礎(chǔ)知識，包括 7 個小節(jié)，下面我們分別給大家介紹這 7 個小節(jié)的內(nèi)容。

      2022-08-15 標(biāo)簽：Verilog標(biāo)識符GND 2898 0

      數(shù)字硬件建模SystemVerilog-按位運算符

      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達式和運算符。

      2022-08-12 標(biāo)簽：Verilog按位運算符 3097 0

      實際電路中延時分為哪兩種

      傳輸延遲一般為輸入信號變化到對應(yīng)輸出信號變化經(jīng)過的時間，不會對輸入信號進行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

      2022-08-10 標(biāo)簽：硬件Verilog代碼 3691 0

      Verilog HDL指定用戶定義原語UDP的能力

      在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。

      2022-08-08 標(biāo)簽：VerilogHDLUDP 1279 0

      Verilog在設(shè)計時候的不方便地方

      從Verilog發(fā)布到今天，其已經(jīng)經(jīng)歷了四十年的風(fēng)雨，早期的“電路”設(shè)計Verilog的確很方便，尤其在那個年代，其也崔進了集成電路的發(fā)展。但是“老”不...

      2022-08-02 標(biāo)簽：Verilog鎖存器變量 1128 0

      關(guān)于對Verilog代碼的維護問題

      在不容易被發(fā)現(xiàn)的計數(shù)器的部分，別給這個計數(shù)器清零，讓他自己上溢，然后再從0開始計數(shù)，這樣還可以在滿足功能的情況下通過很多case，甚至可能到最后都不會驗出錯。

      2022-07-29 標(biāo)簽：Verilog計數(shù)器 630 0

      深入理解FPGA Verilog HDL語法(一)

      今天給大俠帶來的是一周掌握FPGA Verilog HDL 語法，今天開啟第一天，下面咱們廢話就不多說了，一起來看看吧。

      2022-07-18 標(biāo)簽：fpgaVerilogHDL 3905 1

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