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標(biāo)簽 > verilog語(yǔ)言
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怎么去設(shè)計(jì)一個(gè)基于FPGA的二進(jìn)制比較器呢?
前一篇文章我們介紹了通過(guò)小腳丫FPGA核心開發(fā)板來(lái)進(jìn)行門電路的實(shí)驗(yàn)過(guò)程。當(dāng)然,我們還可以畫出更多復(fù)雜的門電路組合,并且通過(guò)小腳丫FPGA輕松實(shí)現(xiàn)對(duì)應(yīng)的輸...
簡(jiǎn)述進(jìn)行?IC設(shè)計(jì)的方法和設(shè)計(jì)流程
IC設(shè)計(jì)是一門非常復(fù)雜的科學(xué),在IC生產(chǎn)流程中,IC芯片主要由專業(yè)IC設(shè)計(jì)公司進(jìn)行規(guī)劃、設(shè)計(jì),如聯(lián)發(fā)科、高通、Intel等國(guó)際知名大廠,都自行設(shè)計(jì)各自專...
2023-07-19 標(biāo)簽:CMOSIC設(shè)計(jì)EDA工具 2219 0
談?wù)刄VM代碼生成器的優(yōu)點(diǎn)及開發(fā)使用時(shí)需要注意的問(wèn)題
毋庸置疑,UVM大大提高了我們開發(fā)驗(yàn)證平臺(tái)的效率。但同時(shí),熟練掌握UVM搭建驗(yàn)證平臺(tái)也并不是一件容易的事情。
看看兩個(gè)使用Verilog HDL設(shè)計(jì)的簡(jiǎn)單電路
與非門的Verilog 描述如下圖所示,源程序文件的后綴為.v。
2023-09-17 標(biāo)簽:D觸發(fā)器時(shí)序邏輯電路Module 2198 0
continue和break跳轉(zhuǎn)語(yǔ)句介紹
跳轉(zhuǎn)語(yǔ)句允許程序代碼跳過(guò)一個(gè)或多個(gè)編程語(yǔ)句,SystemVerilog的jump語(yǔ)句是continue、break和disable。
2022-11-09 標(biāo)簽:鎖存器編程語(yǔ)言Verilog語(yǔ)言 2170 0
SystemVerilog里的regions以及events的調(diào)度
本文講一下SystemVerilog的time slot里的regions以及events的調(diào)度。SystemVerilog語(yǔ)言是根據(jù)離散事件執(zhí)行模型定...
2023-07-12 標(biāo)簽:EDA工具仿真器Verilog語(yǔ)言 2152 0
數(shù)字門級(jí)電路可分為兩大類:組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn),在后面會(huì)作為單獨(dú)的主題處理。
2023-02-03 標(biāo)簽:鎖存器RTLVerilog語(yǔ)言 2140 0
ASIC和FPGA到底選哪個(gè)好??jī)烧叩牧鞒逃惺裁磪^(qū)別?
ASIC (Application Specific Integrated Circuit),即專用集成電路,是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)...
2023-09-02 標(biāo)簽:FPGA設(shè)計(jì)存儲(chǔ)器ASIC芯片 2099 0
Systemverilog中的Driving Strength講解
在systemverilog中,net用于對(duì)電路中連線進(jìn)行建模,driving strength(驅(qū)動(dòng)強(qiáng)度)可以讓net變量值的建模更加精確。
2023-06-14 標(biāo)簽:驅(qū)動(dòng)器仿真器Verilog語(yǔ)言 2039 0
Testbench編寫指南(2)讀取txt文件數(shù)據(jù)
用“數(shù)組”來(lái)表述Verilog HDL中的定義并不準(zhǔn)確,但對(duì)大多數(shù)人來(lái)說(shuō)應(yīng)該更好理解。
關(guān)于CRC硬件并行化運(yùn)算的實(shí)現(xiàn)方法的探討
數(shù)據(jù)校驗(yàn)的基礎(chǔ)運(yùn)算原理是模2運(yùn)算,也就是異或運(yùn)算。
2023-06-20 標(biāo)簽:CRC校驗(yàn)Verilog語(yǔ)言LSFR算法 1964 0
SystemVerilog中可以嵌套的數(shù)據(jù)結(jié)構(gòu)
SystemVerilog中除了數(shù)組、隊(duì)列和關(guān)聯(lián)數(shù)組等數(shù)據(jù)結(jié)構(gòu),這些數(shù)據(jù)結(jié)構(gòu)還可以嵌套。
2022-11-03 標(biāo)簽:Verilog語(yǔ)言 1964 0
如何在開始碼代碼的時(shí)候就考慮時(shí)序收斂的問(wèn)題?
硬件描述語(yǔ)言(verilog,systemVerilog,VHDL等)不同于軟件語(yǔ)言(C,C++等)的一點(diǎn)就是,代碼對(duì)應(yīng)于硬件實(shí)現(xiàn),不同的代碼風(fēng)格影響硬...
2023-09-21 標(biāo)簽:寄存器計(jì)數(shù)器LUT 1952 0
構(gòu)建一個(gè)從 0 到 999(含)計(jì)數(shù)的計(jì)數(shù)器,周期為 1000 個(gè)周期。復(fù)位輸入是同步的,應(yīng)該將計(jì)數(shù)器復(fù)位為 0。
2023-03-09 標(biāo)簽:計(jì)數(shù)器時(shí)序電路狀態(tài)機(jī) 1915 0
優(yōu)秀的Verilog/FPGA開源項(xiàng)目-MATH庫(kù)介紹
數(shù)字信號(hào)處理( Digital Signal Processing)技術(shù)廣泛地應(yīng)用于通信與信息系統(tǒng)、信號(hào)與信息處理、自動(dòng)控制、 雷達(dá)、軍事、航空航天、醫(yī)...
2023-06-19 標(biāo)簽:dspfpga數(shù)字信號(hào)處理器 1878 0
要通過(guò)寫測(cè)試文件來(lái)檢驗(yàn)函數(shù)的正確與否。這樣的方法不僅在matlab中有效,對(duì)于c、verilog等語(yǔ)言都有效。
2022-11-03 標(biāo)簽:寄存器ITUVerilog語(yǔ)言 1866 0
ChatGPT在后端設(shè)計(jì)中有什么應(yīng)用?
本以為ChatGPT對(duì)于IC后端設(shè)計(jì)幫助應(yīng)該不大,畢竟它非常依賴EDA工具,它對(duì)于EDA工具這種非常專業(yè)的、非常Custom的東西了解和訓(xùn)練的數(shù)據(jù)應(yīng)該不...
2023-03-07 標(biāo)簽:EDA工具Verilog語(yǔ)言VHDL源碼 1856 0
SystemVerilog中的聯(lián)合(union)介紹
在 SystemVerilog 中,聯(lián)合只是信號(hào),可通過(guò)不同名稱和縱橫比來(lái)加以引用。
2023-10-08 標(biāo)簽:RTLVerilog語(yǔ)言 1848 0
SystemVerilog語(yǔ)言中的Upcasting和Downcasting概念解析
要想理解清楚SystemVerilog語(yǔ)言中的Upcasting和Downcasting概念,最好的方式從內(nèi)存分配的角度理解。
2022-11-24 標(biāo)簽:Verilog語(yǔ)言 1798 0
在verilog中雖然沒(méi)有system verilog的assertion,但是我們依舊可以使用display打印檢查各類錯(cuò)誤,在RTL級(jí)的仿真中能夠快...
2023-08-27 標(biāo)簽:芯片設(shè)計(jì)仿真器RTL 1787 0
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