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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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FPGA時(shí)序約束:如何查看具體錯(cuò)誤的時(shí)序路徑
時(shí)間裕量包括建立時(shí)間裕量和保持時(shí)間裕量(setup slack和hold slack)。從字面上理解,所謂“裕量”即富余的、多出的。
verilogHDL用于FPGA設(shè)計(jì)時(shí)的知識(shí)點(diǎn)匯總
里面ChatGPT的回答,第一章作為基礎(chǔ)部分,就一筆帶過了。主要就是一些器件介紹,語法和設(shè)計(jì)方法,這部分也是最容易掌握的部分。
2023-06-29 標(biāo)簽:fpga數(shù)字設(shè)計(jì)VerilogHDL 630 0
寄存器排序是布局工具把多位寄存器的相鄰位分組放進(jìn)單個(gè)邏輯元件所利用的方法。大多數(shù)基于單元的邏輯元件有不止一個(gè)觸發(fā)器,因此,相鄰位放置在一起,時(shí)序可以被優(yōu)化。
大陸集團(tuán)的3D Flash激光雷達(dá)有何優(yōu)勢?
在這一技術(shù)革命的前沿,激光雷達(dá)成為了不可或缺的一環(huán)。而在這其中,大陸集團(tuán)的3D Flash激光雷達(dá)引人矚目。
Achronix Speedcore eFPGA IP性能介紹
相對(duì)于FPGA+SoC的方案,集成了eFPGA的SoC或者ASIC將在功耗、單位成本、延遲和連接帶寬方面獲得巨大收益,其價(jià)值已經(jīng)得到全球數(shù)十家頂級(jí)創(chuàng)新公司驗(yàn)證。
FPGA工藝尺寸的進(jìn)步和更加靈活的設(shè)計(jì)配置、以及基于FPGA的系統(tǒng)取得的進(jìn)步已經(jīng)使FPGA制造商充滿信心地進(jìn)入了以前由微處理器和ASIC供應(yīng)商壟斷的市場...
采用非易失FPGA器件在視頻監(jiān)控系統(tǒng)中的靈活性實(shí)現(xiàn)方案
視頻監(jiān)控和安全行業(yè)正在經(jīng)歷著一場巨大的變革,正在從傳統(tǒng)的模擬閉路電視攝像機(jī)向基于邏輯的數(shù)字?jǐn)z像機(jī)的方向發(fā)展。更高的視頻分辨率、圖像信號(hào)處理、先進(jìn)的視頻分...
2020-08-10 標(biāo)簽:傳感器fpga視頻監(jiān)控 627 0
假如我們不明確這一點(diǎn),當(dāng)改好代碼,增加完的新的feature,跑 testbench 發(fā)現(xiàn)仿真失敗了,我們沒法知道是原來就有的bug還是新加入的代碼導(dǎo)致...
基于FPGA YOLO算法的掃描式SMT焊點(diǎn)缺陷檢測系統(tǒng)設(shè)計(jì)
作為電子產(chǎn)品最重要的組成部分,印刷電路板(PCB)的設(shè)計(jì)日趨復(fù)雜和器件尺寸的縮小,促使對(duì) SMT 可靠性提出了更高的要求。因此對(duì)于 SMT 電路板的檢測...
工程設(shè)計(jì)項(xiàng)目中最令人振奮的時(shí)刻之一就是第一次將硬件移到實(shí)驗(yàn)室準(zhǔn)備開始集成測試的時(shí)候。開發(fā)過程中的這個(gè)階段通常需要很長時(shí)間,也會(huì)對(duì)所有的項(xiàng)目工程師造成很大...
2017-11-18 標(biāo)簽:fpga 624 0
在FPGA開發(fā)中盡量避免全局復(fù)位的使用?(4)
在某種意義上講,這是一個(gè)上電之后的“終極的”全局復(fù)位操作,因?yàn)樗粌H僅是對(duì)所有的觸發(fā)器進(jìn)行了復(fù)位操作,還初始化了所有的RAM單元。
如今,邊緣采集的數(shù)據(jù)量十分龐大。據(jù) Gartner 預(yù)測,到 2025 年,將有多達(dá) 75% 的企業(yè)數(shù)據(jù)會(huì)在傳統(tǒng)數(shù)據(jù)中心以外生成[1]。
耐輻射低壓降穩(wěn)壓器 (LDO) 是許多航天級(jí)子系統(tǒng)(包括現(xiàn)場可編程門陣列 (FPGA)、數(shù)據(jù)轉(zhuǎn)換器和模擬電路)的重要電源元件。LDO 有助于確保為性能取...
2023-03-16 標(biāo)簽:fpga轉(zhuǎn)換器穩(wěn)壓器 619 0
FPGA電路板設(shè)計(jì)的挑戰(zhàn)怎么克服
你面臨的第一個(gè)問題當(dāng)然是供應(yīng)商和器件的選擇。通常供應(yīng)商決策傾向于你以前接觸最多的那家——如果你是一位FPGA初學(xué)者當(dāng)然另當(dāng)別論了?;蛟S這個(gè)決策早已由設(shè)計(jì)...
基于太空級(jí)Virtex FPGA建立高靈活性的可擴(kuò)展架構(gòu)
AIP架構(gòu)的最新應(yīng)用是獵戶座載人太空船的視覺處理單元(VPU)。VPU可為處理影像算法提供可重構(gòu)的平臺(tái),有利于位姿估計(jì)、光學(xué)導(dǎo)航以及壓縮/ 解壓縮。
基于Matlab與FPGA的雙邊濾波算法實(shí)現(xiàn)
前面發(fā)過中值、均值、高斯濾波的文章,這些只考慮了位置,并沒有考慮相似度。那么雙邊濾波來了,既考慮了位置,有考慮了相似度,對(duì)邊緣的保持比前幾個(gè)好很多,當(dāng)然...
基于JavaCAD架構(gòu)的安全性與IP保護(hù)研究
目前,基于IP的EDA設(shè)計(jì)流程面臨著兩大挑戰(zhàn)。首先,必須提供方法技術(shù),用于測試包含IP組件設(shè)計(jì)的可靠性和質(zhì)量;另一方面,必須保護(hù)IP供應(yīng)商和設(shè)計(jì)者的知識(shí)...
Verilog中,用always塊設(shè)計(jì)組合邏輯電路時(shí),在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在always @(敏感電平列表)中列出,always中i...
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