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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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應(yīng)對(duì)智能網(wǎng)卡設(shè)計(jì)的挑戰(zhàn)
了解網(wǎng)絡(luò)基礎(chǔ)設(shè)施功能迅速增長(zhǎng)的一種便捷方法是回顧一下過(guò)去四十年的發(fā)展歷程(如下圖所示)。蜂窩網(wǎng)絡(luò)技術(shù)的創(chuàng)新,加上新型的數(shù)據(jù)存儲(chǔ)和搜索技術(shù),正在轉(zhuǎn)變行業(yè)的...
2022-08-08 標(biāo)簽:處理器fpga傳輸數(shù)據(jù) 814 0
基于數(shù)字信號(hào)處理器和EP3C78017實(shí)現(xiàn)圖行輸出顯示系統(tǒng)的設(shè)計(jì)
隨著現(xiàn)代電子信息技術(shù)的發(fā)展,人機(jī)交互、圖形圖像數(shù)據(jù)的輸出顯示在系統(tǒng)設(shè)計(jì)中越來(lái)越重要,一方面要求各種參數(shù)的輸入,另一方面要求將數(shù)據(jù)結(jié)構(gòu)顯示出來(lái)。文中設(shè)計(jì)的...
FPGAs需要多種不同的電壓。在這個(gè)設(shè)計(jì)中,將I/O引腳的工作電壓設(shè)置為3.3V(因?yàn)檫@對(duì)于業(yè)余愛(ài)好者來(lái)說(shuō)比較標(biāo)準(zhǔn)),但還需要提供5V、1.8V和1.0...
MicroSAR數(shù)字接收機(jī)的FPGA實(shí)現(xiàn)
之前給大家介紹過(guò)楊百翰大學(xué)地球微波遙感實(shí)驗(yàn)室(MERS)開(kāi)發(fā)的microSAR,一種小型低成本LFM-CW SAR系統(tǒng)。在這一經(jīng)驗(yàn)的基礎(chǔ)上,BYU與Ar...
2023-12-25 標(biāo)簽:fpga濾波器數(shù)字接收機(jī) 808 0
京微齊力HME-P2系列FPGA的pSRAM讀寫(xiě)例程分析
最近有客戶反映國(guó)產(chǎn)FPGA京微齊力P2器件內(nèi)部合封的pSRAM控制器讀寫(xiě)效率很高,能達(dá)80%以上,而且合封了4片8bit位寬pSRAM芯片,按250MH...
使用高速數(shù)據(jù)轉(zhuǎn)換器快速取得成功的關(guān)鍵
無(wú)論是設(shè)計(jì)測(cè)試和測(cè)量設(shè)備還是汽車(chē)激光雷達(dá)模擬前端(AFE),使用現(xiàn)代高速數(shù)據(jù)轉(zhuǎn)換器的硬件設(shè)計(jì)人員都面臨高頻輸入、輸出、時(shí)鐘速率和數(shù)字接口的嚴(yán)峻挑戰(zhàn)。問(wèn)題...
2023-03-22 標(biāo)簽:fpga轉(zhuǎn)換器激光雷達(dá) 805 0
一種用于快速原型開(kāi)發(fā)的嵌入式系統(tǒng)架構(gòu)
本文重點(diǎn)介紹分立式微控制器 (MCU) 和分立式現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 的組合,展示了這種架構(gòu)如何適合高效和迭代的設(shè)計(jì)過(guò)程。利用研究資料、實(shí)證結(jié)...
本設(shè)計(jì)中,計(jì)劃實(shí)現(xiàn)對(duì)文件的壓縮及解壓,同時(shí)優(yōu)化壓縮中所涉及的信號(hào)處理和計(jì)算密集型功能,實(shí)現(xiàn)對(duì)其的加速處理。本設(shè)計(jì)的最終目標(biāo)是證明在充分并行化的硬件體系結(jié)...
都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn),合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。
一種能夠顯著提升客制化FPGA原型板驗(yàn)證效率的創(chuàng)新方法淺析
隨著系統(tǒng)芯片(SoC)設(shè)計(jì)的體積與復(fù)雜度持續(xù)升高,驗(yàn)證作業(yè)變成了瓶頸:占了整個(gè)SoC研發(fā)過(guò)程中70% 的時(shí)間。因此,任何能夠降低驗(yàn)證成本并能更早實(shí)現(xiàn)驗(yàn)證...
在仿真的時(shí)候會(huì)實(shí)時(shí)打印DUT和參考模型的結(jié)果是否比對(duì)成功。因?yàn)樵O(shè)置了DUT和參考模型的結(jié)果之間的閾值為5,所以當(dāng)兩者差值在5以內(nèi)時(shí)都會(huì)打印sim suc...
整個(gè)仿真結(jié)構(gòu)如圖1所示,由相位累加控制器和sin波形存儲(chǔ)器組成。仿真生成采樣率為44.1KHZ @1KHZ正玄波和余弦波(相位相差90度)。
在開(kāi)發(fā)一個(gè)加速程序的之前,有一個(gè)很重要的步驟:正確設(shè)計(jì)程序架構(gòu)。開(kāi)發(fā)人員需要明確軟件應(yīng)用程序中哪一部分是需要硬件加速的,并且它多少的并行量,以保證硬件加...
賽靈思:面向動(dòng)態(tài)應(yīng)用的靈活操作系統(tǒng)
利用賽靈思 FPGA 的動(dòng)態(tài)重配置功能,同構(gòu)多線程執(zhí)行模型可同時(shí)兼得軟件靈活性和硬件性能。
2011-09-01 標(biāo)簽:FPGA賽靈思操作系統(tǒng) 802 0
多臺(tái)FPGA原型驗(yàn)證平臺(tái)系統(tǒng)如何實(shí)現(xiàn)自由互連
FPGA原型驗(yàn)證平臺(tái)系統(tǒng)靈活性主要體現(xiàn)在其外部連接表現(xiàn)形式,由單片F(xiàn)PGA平臺(tái)或者2片的FPGA,抑或是4片的FPGA組成一個(gè)子系統(tǒng)。
如何在FPGA上使用resizer IP來(lái)調(diào)整圖像的大小
根據(jù)數(shù)字編號(hào)依次連接并點(diǎn)亮板卡,最后在板卡出現(xiàn)BTN0~BTN3同時(shí)點(diǎn)亮閃爍一次后為開(kāi)機(jī)完成狀態(tài)。 3. 在筆記本電腦上配置網(wǎng)絡(luò),使得無(wú)線網(wǎng)卡的上網(wǎng)功能...
基于Adaboost算法結(jié)合Virtex5平臺(tái)如何提升FPGA器件的性能
本文系統(tǒng)的實(shí)現(xiàn)主要用到了兩類(lèi)邏輯資源來(lái)優(yōu)化系統(tǒng)性能:DSP48E Slice:25x18位二進(jìn)制補(bǔ)碼乘法器能產(chǎn)生48位全精度結(jié)果。此功能單元還能夠?qū)崿F(xiàn)諸...
FPGA基本知識(shí)與發(fā)展趨勢(shì)(part2)
由于基于LUT 的FPGA 具有很高的集成度,其器件密度從數(shù)萬(wàn)門(mén)到數(shù)千萬(wàn)門(mén)不等,可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能,所以適用于高速、高密度的高...
當(dāng)我們需要進(jìn)行計(jì)算時(shí),通常會(huì)選擇使用基于指令的架構(gòu),比如中央處理器(CPU)或圖形處理器(GPU),編寫(xiě)適用于這些架構(gòu)的軟件程序。這些架構(gòu)是通用的,可以...
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