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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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因?yàn)閂erilog是一種硬件描述語言,所以在寫Verilog語言時(shí),首先要有所要寫的module在硬件上如何實(shí)現(xiàn)的概念,而不是去想編譯器如何去解釋這個(gè)m...
學(xué)好FPGA應(yīng)該要具備的知識(shí)
閱讀本文的人群:熟悉數(shù)字電路基本知識(shí)(如加法器、計(jì)數(shù)器、RAM等),熟悉基本的同步電路設(shè)計(jì)方法,熟悉HDL語言,對(duì)FPGA的結(jié)構(gòu)有所了解,對(duì)FPGA設(shè)計(jì)...
解密業(yè)界首款16nm產(chǎn)品核心技術(shù)
以賽靈思 20nm UltraScale 系列的成功為基礎(chǔ),賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 M...
在大規(guī)模設(shè)計(jì)的調(diào)試應(yīng)該按照和設(shè)計(jì)理念相反的順序,從底層測(cè)試,主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA ...
在一個(gè)SOC設(shè)計(jì)中,存在多個(gè)、獨(dú)立的時(shí)鐘,這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個(gè)接口,各個(gè)接口標(biāo)準(zhǔn)都可能會(huì)使用完全不同的時(shí)鐘頻率。
論工業(yè)控制系統(tǒng)的FPGA設(shè)計(jì)方法(3)
上次博文簡(jiǎn)要分析了人們研究使用FPGA來進(jìn)行工業(yè)控制的驅(qū)動(dòng)力,并介紹了FPGA器件與開發(fā)工具。隨著器件成本的降低和器件性能的上升,F(xiàn)PGA必將在工業(yè)控制...
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)工業(yè)控制 1290 0
論工業(yè)控制系統(tǒng)的FPGA設(shè)計(jì)方法(2)
上次博文簡(jiǎn)要介紹了人們研究使用FPGA來進(jìn)行工業(yè)控制的驅(qū)動(dòng)力與FPGA器件與工具的介紹,本次介紹FPGA設(shè)計(jì)方法論中的FPGA體系及其開發(fā)工具介紹。
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)工業(yè)控制 1303 0
組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松
對(duì)于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來說,I/O引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。
FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案
本文針對(duì)由FPGA構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題,提出FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案。
隨著半導(dǎo)體和嵌入式系統(tǒng)應(yīng)用技術(shù)的高速發(fā)展,F(xiàn)PGA已經(jīng)被廣泛地應(yīng)用于各行各業(yè),無論是家用電器、智能玩具、數(shù)碼產(chǎn)品,還是通信行業(yè)、工業(yè)自動(dòng)化、汽車電子、醫(yī)...
ISE中下載Xilinx的bit文件失敗時(shí)的處理方案
在使用ISE進(jìn)行FPGA的bit文件下載時(shí),經(jīng)常會(huì)遇到下載失敗的問題,提示:"DONE did not go high".
DSP與FPGA高速的數(shù)據(jù)傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現(xiàn)場(chǎng)可編...
買櫝還珠的故事,大家一定不陌生。 如果把芯片內(nèi)部最值錢和最有技術(shù)含量的那個(gè)硅片比喻為珍珠的話, 芯片外面的封裝,包括管腳,就可以比喻為櫝了。
有關(guān)復(fù)位信號(hào)時(shí)序約束問題
做了很久FPGA的朋友們,是否有這種經(jīng)歷:一個(gè)FPGA設(shè)計(jì)工程,在研發(fā)測(cè)試階段或轉(zhuǎn)產(chǎn)中試階段發(fā)現(xiàn),F(xiàn)PGA系統(tǒng)在上電運(yùn)行后,偶爾會(huì)有異?,F(xiàn)象? 或者說,...
2017-02-11 標(biāo)簽:FPGA時(shí)序約束復(fù)位信號(hào) 7607 0
賽靈思FPGA設(shè)計(jì)技巧與應(yīng)用創(chuàng)新
上一次我們提到可以利用本地存儲(chǔ)的訓(xùn)練序列與接收到的序列進(jìn)行匹配濾波(相關(guān))的方法來搜尋精確的OFDM符號(hào)起始位置。
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)賽靈思 1180 0
賽靈思FPGA設(shè)計(jì)技巧與應(yīng)用創(chuàng)新(二)
前面的博文中已經(jīng)提到了基于Sigma-Delta ADC采樣的數(shù)據(jù)采集系統(tǒng),并詳細(xì)說了Sinc3抽樣濾波器的設(shè)計(jì)方法,在有詳細(xì)介紹。后來將前面的ADC也...
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)賽靈思 1508 0
FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理
一般來說,在全同步設(shè)計(jì)中,如果信號(hào)來自同一時(shí)鐘域,各模塊的輸入不需要寄存。只要滿足建立時(shí)間,保持時(shí)間的約束,可以保證在時(shí)鐘上升沿到來時(shí),輸入信號(hào)已經(jīng)穩(wěn)定...
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)全同步設(shè)計(jì) 3907 0
前面講了分布式RAM的方方面面,下面以RAM_16S為例,分別給出其在VHDL和Verilog HDL下面的模板代碼(在ISE Project Navi...
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