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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。相...
2017-02-11 標(biāo)簽:FPGA賽靈思數(shù)字時鐘管理 1997 0
本章介紹Verilog HDL的基本要素,包括標(biāo)識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外,本章還介紹了Verilog硬件描述語言中的兩種...
Verilog HDL是一種硬件描述語言,用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整...
2017-02-11 標(biāo)簽:FPGAVerilog HDL 1372 0
串行Flash的特點(diǎn)是占用管腳比較少,作為系統(tǒng)的數(shù)據(jù)存貯非常合適,一般都是采用串行外設(shè)接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同...
Xlinx FPGA的DSP設(shè)計工具和設(shè)計流程
因?yàn)槭稚嫌幸粔KXilinx的Spartan--3E開發(fā)板,前些日子陸陸續(xù)續(xù)學(xué)習(xí)了ISE的一般工程開發(fā),熟悉了Xilinx ISE 10.x的軟件操作和開...
FPGA配置方式靈活多樣,根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存...
FPGA 設(shè)計的時序性能是由物理器件、用戶代碼設(shè)計以及EDA 軟件共同決定的,忽略了任何一方面的因素,都會對時序性能有很大的影響。本節(jié)主要給出大規(guī)模設(shè)計...
這里提到的局部重配置技術(shù)(Partial Reconfiguration) 是現(xiàn)場可編程門陣列(呵呵,就是FPGA了) 器件中的一部分。指的是在FPGA...
通常我們會為工程添加UCF 約束指定時序要求和管腳約束。但是UCF 約束是給MAP,PAR 等實(shí)現(xiàn)使用的,綜合工具XST 并不能感知系統(tǒng)的時序要求。而為...
利用FPGA的自身特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器
本文主要介紹利用FPGA的自身的特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器,在Virtex-II Pro開發(fā)板上用ChipScope觀察隨機(jī)數(shù)序列,以及在PCIe4Base(...
2017-02-11 標(biāo)簽:fpga 1.4萬 0
談?wù)勅绾卫肍PGA開發(fā)板進(jìn)行ASIC原型開發(fā)
ASIC設(shè)計在尺寸和復(fù)雜性上不斷增加,現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計中的2/3能夠使用單個FPGA進(jìn)行建模。
所謂綜合,就是將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表),并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化...
在調(diào)試FPGA電路時要遵循必須的原則和技巧,才能降低調(diào)試時間,防止誤操作損壞電路。通常情況下,能夠參考以下步驟執(zhí)行 FPGA硬件系統(tǒng)的調(diào)試。
2017-02-11 標(biāo)簽:FPGA 866 0
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