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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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基于FPGA實(shí)現(xiàn)FOC算法之PWM模塊設(shè)計(jì)
哈嘍,大家好,從今天開始正式帶領(lǐng)大家從零到一,在FPGA平臺(tái)上實(shí)現(xiàn)FOC算法,整個(gè)算法的框架如下圖所示,如果大家對(duì)算法的原理不是特別清楚的話,可以先去百...
FPGA外接FT232H配置FIFO實(shí)現(xiàn)USB通信回環(huán)測(cè)試
USB英文全稱 Universal Serial Bus,即通用串行總線,是一個(gè)外部總線標(biāo)準(zhǔn),用于規(guī)范電腦與外部設(shè)備的連接和通訊。
在友晶DE1-SOC開發(fā)板實(shí)現(xiàn)數(shù)獨(dú)謎題求解器
數(shù)獨(dú)游戲是一種廣受歡迎的數(shù)學(xué)游戲。在其基本且被廣泛認(rèn)可的形式中,數(shù)獨(dú)包含一個(gè) 9 × 9 的網(wǎng)格,其中某些方格已填入數(shù)字。該游戲的目的是通過填入剩余的方...
FPGA在機(jī)器學(xué)習(xí)中的具體應(yīng)用
隨著機(jī)器學(xué)習(xí)和人工智能技術(shù)的迅猛發(fā)展,傳統(tǒng)的中央處理單元(CPU)和圖形處理單元(GPU)已經(jīng)無法滿足高效處理大規(guī)模數(shù)據(jù)和復(fù)雜模型的需求。FPGA(現(xiàn)場(chǎng)...
2025-07-16 標(biāo)簽:FPGA人工智能機(jī)器學(xué)習(xí) 295 0
基于FPGA的數(shù)字識(shí)別系統(tǒng)設(shè)計(jì)
在圖像處理領(lǐng)域,圖像識(shí)別是較為困難而關(guān)鍵的技術(shù)。這項(xiàng)技術(shù)被廣泛的應(yīng)用到娛樂、工業(yè)、軍事等領(lǐng)域。本次設(shè)計(jì)數(shù)字識(shí)別系統(tǒng)已經(jīng)在車牌識(shí)別、運(yùn)動(dòng)員號(hào)碼識(shí)別等多處運(yùn)...
基于FPGA YOLO算法的掃描式SMT焊點(diǎn)缺陷檢測(cè)系統(tǒng)設(shè)計(jì)
作為電子產(chǎn)品最重要的組成部分,印刷電路板(PCB)的設(shè)計(jì)日趨復(fù)雜和器件尺寸的縮小,促使對(duì) SMT 可靠性提出了更高的要求。因此對(duì)于 SMT 電路板的檢測(cè)...
在使用 AMD Vivado Design Suite 對(duì)開發(fā)板(Evaluation Board)進(jìn)行 FPGA 開發(fā)時(shí),我們通常希望在創(chuàng)建工程時(shí)直接...
開源Made with KiCad(134):Icepi Zero - 基于Lattice ECP5的便攜FPGA開發(fā)板
“? Icepi Zero 是一款 Raspberry Pi Zero 尺寸的便攜式 FPGA 開發(fā)板,基于 Lattice ECP5。 ” ? Mad...
易靈思 FPGA TJ375的PLL的動(dòng)態(tài)配置
TJ375已經(jīng)支持PLL的動(dòng)態(tài)配置。打開PLL在Advance Settings中的Dynamic Reconfiguration中勾選Enable就可...
基于Matlab與FPGA的雙邊濾波算法實(shí)現(xiàn)
前面發(fā)過中值、均值、高斯濾波的文章,這些只考慮了位置,并沒有考慮相似度。那么雙邊濾波來了,既考慮了位置,有考慮了相似度,對(duì)邊緣的保持比前幾個(gè)好很多,當(dāng)然...
基于FPGA LMS算法的自適應(yīng)濾波器設(shè)計(jì)
自適應(yīng)濾波是近幾十年發(fā)展起來的信號(hào)處理理論的的新分支。隨著人們?cè)谠擃I(lǐng)域研究的不斷深入,自適應(yīng)處理的理論和技術(shù)日趨完善,其應(yīng)用領(lǐng)域也越來越廣泛。自適應(yīng)濾波...
2025-07-10 標(biāo)簽:FPGALMS算法自適應(yīng)濾波器 972 0
基于FPGA的SSD目標(biāo)檢測(cè)算法設(shè)計(jì)
隨著人工智能的發(fā)展,神經(jīng)網(wǎng)絡(luò)正被逐步應(yīng)用于智能安防、自動(dòng)駕駛、醫(yī)療等各行各業(yè)。目標(biāo)識(shí)別作為人工智能的一項(xiàng)重要應(yīng)用也擁有著巨大的前景,隨著深度學(xué)習(xí)的普及和...
2025-07-10 標(biāo)簽:FPGA神經(jīng)網(wǎng)絡(luò)目標(biāo)檢測(cè) 806 0
本設(shè)計(jì)中,計(jì)劃實(shí)現(xiàn)對(duì)文件的壓縮及解壓,同時(shí)優(yōu)化壓縮中所涉及的信號(hào)處理和計(jì)算密集型功能,實(shí)現(xiàn)對(duì)其的加速處理。本設(shè)計(jì)的最終目標(biāo)是證明在充分并行化的硬件體系結(jié)...
RTL級(jí)機(jī)器人電機(jī)控制器的FPGA設(shè)計(jì)
借助Verilog,在FPGA中實(shí)現(xiàn)了帶編碼器的兩臺(tái)電機(jī)的電機(jī)控制系統(tǒng)的RTL級(jí)設(shè)計(jì)。
本文講述了AMD UltraScale /UltraScale+ FPGA 原生模式下,異步模式與同步模式的對(duì)比及其對(duì)時(shí)鐘設(shè)置的影響。
Altera FPGA 的PIO IP當(dāng)中bidir和inout選項(xiàng)的區(qū)別
? PIO IP是FPGA 設(shè)計(jì)中比較簡(jiǎn)單常用的IP, 當(dāng)設(shè)置PIO IP的Direction的時(shí)候,可以看到有如下4個(gè)選項(xiàng): Input代表這組IO是...
一種集成FPGA和DSP芯粒的異構(gòu)系統(tǒng)級(jí)封裝
將多個(gè)異構(gòu)芯粒集成在一起進(jìn)行封裝是一種具有廣闊前景且成本效益高的策略,它能夠構(gòu)建出既靈活又可擴(kuò)展的系統(tǒng),并且能有效加速多樣化的工作負(fù)載。
NVMe IP高速傳輸卻不依賴XDMA設(shè)計(jì)之五:DMA 控制單元設(shè)計(jì)
DMA 控制單元負(fù)責(zé)控制 DMA 傳輸事務(wù), 該單元承擔(dān)了 DMA 事務(wù)到 NVMe 事務(wù)的轉(zhuǎn)換任務(wù), 使用戶對(duì)數(shù)據(jù)傳輸事務(wù)的控制更加簡(jiǎn)單快捷。 DMA...
TPU深度解析 一文搞懂 TPU 谷歌專用集成電路(ASIC)
簡(jiǎn)單來說,TPU 是谷歌的專用集成電路 (ASIC),專注于兩個(gè)因素:極高的矩陣乘法吞吐量 + 高能效。TPU 的主要優(yōu)勢(shì)在于其可擴(kuò)展性。這是通過硬件(...
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