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      標(biāo)簽　>　fpga設(shè)計(jì)

      fpga設(shè)計(jì)

      fpga設(shè)計(jì)

      +關(guān)注9人關(guān)注

      FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

      文章：348個(gè) 瀏覽：27298次 帖子：90個(gè)

      fpga設(shè)計(jì)技術(shù)

      安裝FPGA開(kāi)發(fā)環(huán)境的步驟

      即一個(gè)Licence只能用于一臺(tái)電腦使用。全功能版與教育版的主要區(qū)別在于支持的器件型號(hào)不同，教育版僅支持較小規(guī)模的器件，全功能版支持高云的所有PFGA器件。

      2022-10-09 標(biāo)簽：fpgaUSB接口FPGA設(shè)計(jì) 5048 0

      如何又快又好的梳理和利用驗(yàn)證feature文檔

      我們不再繼續(xù)細(xì)化贅述，相信大家從舉例中已經(jīng)有點(diǎn)感覺(jué)了，什么叫“粗”，什么叫“細(xì)”，這里說(shuō)到的粗細(xì)，其實(shí)就是指的是驗(yàn)證feature的顆粒度。

      2022-10-09 標(biāo)簽：FPGA設(shè)計(jì)EDA工具中斷 1340 0

      如何用ISE工具提高效率

      Situation: 在對(duì)FPGA 設(shè)計(jì)進(jìn)行最初步的系統(tǒng)規(guī)劃的時(shí)候，需要進(jìn)行模塊劃分，模塊接口定義等工作。

      2022-09-23 標(biāo)簽：FPGA設(shè)計(jì)接口HDL 1901 0

      請(qǐng)問(wèn)一下怎樣去使用HLS創(chuàng)建IP呢

      每次我們更改硬件時(shí)，我們都需要告訴 HLS 將其導(dǎo)出為硬件描述語(yǔ)言并生成 Vivado 需要的所有各種源數(shù)據(jù)。

      2022-09-22 標(biāo)簽：FPGA設(shè)計(jì)VivadoHLS 2090 0

      FPGA設(shè)計(jì)過(guò)程中常用的FIFO

      無(wú)論何時(shí)，在復(fù)雜的 FPGA 設(shè)計(jì)過(guò)程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實(shí)現(xiàn)這一點(diǎn)的常用的是 FIFO。

      2022-09-20 標(biāo)簽：fpgaFPGA設(shè)計(jì)數(shù)據(jù) 3032 0

      Vivado在FPGA設(shè)計(jì)中的優(yōu)勢(shì)

      Xilinx的新一代設(shè)計(jì)套件Vivado相比上一代產(chǎn)品ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對(duì)初學(xué)者來(lái)說(shuō)，新的約束語(yǔ)言X...

      2022-09-19 標(biāo)簽：fpgaFPGA設(shè)計(jì)EDA工具 1959 0

      在FPGA設(shè)計(jì)中可以用LUT組建分布式的RAM

      舉一個(gè)簡(jiǎn)單的例子，如果要實(shí)現(xiàn)一個(gè)6*1的mux可以用一個(gè)6輸入的LUT或者是2個(gè)4輸入的LUT來(lái)實(shí)現(xiàn)，6輸入的LUT相當(dāng)于是6位地址線(xiàn)一位數(shù)據(jù)位，能夠存...

      2022-05-13 標(biāo)簽：FPGA設(shè)計(jì)RAM分布式 5942 0

      基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

      基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

      在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問(wèn)題，把感興趣的目標(biāo)從背景圖像中提取出來(lái)，而經(jīng)常使用的是簡(jiǎn)單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...

      2021-08-23 標(biāo)簽：fpgaFPGA設(shè)計(jì)算法 3661 0

      基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實(shí)現(xiàn)

      基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實(shí)現(xiàn)

      一、背景介紹 基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對(duì)不同的使用場(chǎng)景涉及到腐蝕、膨脹、開(kāi)閉運(yùn)算等處理。實(shí)際使用中對(duì)...

      2021-08-23 標(biāo)簽：FPGA設(shè)計(jì)濾波圖像處理 2792 0

      通過(guò)HLS封裝一個(gè)移位流水燈的程序案例

      通過(guò)HLS封裝一個(gè)移位流水燈的程序案例

      當(dāng)我們安裝好Vivado 的時(shí)候，也同時(shí)裝好了Vivado HLS.。 這是個(gè)什么東西？我就有一種想一探究的感覺(jué)。網(wǎng)上一查，Vivado High-Le...

      2020-10-14 標(biāo)簽：FPGA設(shè)計(jì)XilinxC++ 3778 0

      FPGA設(shè)計(jì)中解決跨時(shí)鐘域的三大方案

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      跨時(shí)鐘域處理是FPGA設(shè)計(jì)中經(jīng)常遇到的問(wèn)題，而如何處理好跨時(shí)鐘域間的數(shù)據(jù)，可以說(shuō)是每個(gè)FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生，跨時(shí)鐘域處理也是面試...

      2020-11-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器 4472 0

      FPGA開(kāi)發(fā)經(jīng)驗(yàn)分享：基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)

      FPGA開(kāi)發(fā)經(jīng)驗(yàn)分享：基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)

      今天給各位大俠帶來(lái)一篇項(xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)分享基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)，這是本人實(shí)打?qū)嵉捻?xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)，希望可以給有需要的大俠提供一些參...

      2020-04-21 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 3673 0

      FPGA數(shù)字鐘方案設(shè)計(jì)

      FPGA數(shù)字鐘方案設(shè)計(jì)

      采用FPGA進(jìn)行的數(shù)字電路設(shè)計(jì)具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計(jì)的主流方法之一。

      2019-07-24 標(biāo)簽：FPGA設(shè)計(jì)數(shù)字電路 5196 0

      tcl局部編輯以最小的代價(jià)完成最大的改動(dòng)

      tcl局部編輯以最小的代價(jià)完成最大的改動(dòng)

      第一步所指的Design通常是完全布局布線(xiàn)后的設(shè)計(jì)，如果是在工程模式下，可以直接在IDE中打開(kāi)實(shí)現(xiàn)后的設(shè)計(jì)，若是僅有DCP文件，不論是工程模式或是非工程...

      2019-07-25 標(biāo)簽：FPGA設(shè)計(jì)TCL手動(dòng)布線(xiàn) 3084 0

      技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

      技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

      隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長(zhǎng)，加上越來(lái)越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。

      2019-06-27 標(biāo)簽：PCBFPGA設(shè)計(jì) 3497 0

      技術(shù) | 詳解 FPGA 電源排序的四種方案

      技術(shù) | 詳解 FPGA 電源排序的四種方案

      今天我們將詳細(xì)說(shuō)明可根據(jù)系統(tǒng)所要求的復(fù)雜程度來(lái)實(shí)現(xiàn)的電源排序解決方案。

      2019-06-25 標(biāo)簽：電源FPGA設(shè)計(jì) 4073 0

      如何實(shí)現(xiàn)FPGA設(shè)計(jì)與PCB設(shè)計(jì)并行

      如何實(shí)現(xiàn)FPGA設(shè)計(jì)與PCB設(shè)計(jì)并行

      電子工業(yè)背后的推動(dòng)力是對(duì)更快、更便宜的產(chǎn)品的需求以及在競(jìng)爭(zhēng)廠(chǎng)商之前將產(chǎn)品推向市場(chǎng)。IC技術(shù)的進(jìn)步一直以來(lái)就是促使功能增加和性能提高的主要因素之一，而FP...

      2019-05-24 標(biāo)簽：icfpga設(shè)計(jì)pcb設(shè)計(jì) 2910 0

      EDA工具如何為FPGA設(shè)計(jì)提供便捷高效的設(shè)計(jì)環(huán)境

      如今FPGA已進(jìn)入硅片融合時(shí)代，集成了DSP、ARM等，這種混合系統(tǒng)架構(gòu)需要更好的開(kāi)發(fā)環(huán)境，如嵌入式軟件工具OS支持、DSP編程、基于C語(yǔ)言的編程工具、...

      2019-01-25 標(biāo)簽：fpga設(shè)計(jì)eda工具 1146 0

      FPGA在數(shù)字式心率計(jì)中的電路組成及工作原理

      FPGA在數(shù)字式心率計(jì)中的電路組成及工作原理

      心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備，實(shí)時(shí)準(zhǔn)確的心率測(cè)量在病人監(jiān)控、臨床治療及體育競(jìng)賽等方面都有著廣泛的應(yīng)用。心率測(cè)量包括瞬時(shí)心率測(cè)量和平均心率測(cè)量。瞬時(shí)心率不僅...

      2019-01-01 標(biāo)簽：FPGA設(shè)計(jì)FPGA技術(shù) 2096 0

      基于FPGA的Petri網(wǎng)的硬件實(shí)現(xiàn)

      基于FPGA的Petri網(wǎng)的硬件實(shí)現(xiàn)

      Petri網(wǎng)是異步并發(fā)現(xiàn)象建模的重要工具，Petri網(wǎng)的硬件實(shí)現(xiàn)將為并行控制器的設(shè)計(jì)提供一種有效的途徑.本文在通用的EDA軟件Max+PlusII中，研...

      2019-01-01 標(biāo)簽：FPGA設(shè)計(jì)Petri網(wǎng) 2533 0

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
      • 靜電防護(hù)
        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
      • Altium Designer
        Altium Designer
        +關(guān)注
      • FPGA芯片
        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
      • ArduBlock
        ArduBlock
        +關(guān)注
        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
      • AD10
        AD10
        +關(guān)注
      • 識(shí)別
        識(shí)別
        +關(guān)注
      • FPGA開(kāi)發(fā)板
        FPGA開(kāi)發(fā)板
        +關(guān)注
        FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
      • PCB封裝
        PCB封裝
        +關(guān)注
        pcb封裝就是把 實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
      • QUARTUS II
        QUARTUS II
        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
      • 語(yǔ)音交互
        語(yǔ)音交互
        +關(guān)注
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        PCB封裝庫(kù)
        +關(guān)注
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        AD09
        +關(guān)注
      • PDN
        PDN
        +關(guān)注
      • QuickPcb
        QuickPcb
        +關(guān)注
      • Artix-7
        Artix-7
        +關(guān)注
        　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
      • VHDL代碼
        VHDL代碼
        +關(guān)注
      • Protel 99 se
        Protel 99 se
        +關(guān)注
      • powerlink
        powerlink
        +關(guān)注
      • candence
        candence
        +關(guān)注
      • 面包板
        面包板
        +關(guān)注
        面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
      • AXI
        AXI
        +關(guān)注
        AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪(fǎng)問(wèn)和亂序訪(fǎng)問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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        驅(qū)動(dòng)電流
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        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
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      • 紅外觸摸屏
        紅外觸摸屏
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      關(guān)注此標(biāo)簽的用戶(hù)(9人)

      1114502831 宋從超 唐老鴨 taylors liult03 阮如媛 藍(lán)天之約lc undefined_c1a 三四二一

      編輯推薦廠(chǎng)商產(chǎn)品技術(shù)軟件/工具OS/語(yǔ)言教程專(zhuān)題

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