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標簽 > fpga設計
FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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設計可靠的可編程邏輯門陣列（FPGA）對于不容故障的系統(tǒng)來說是一項具有挑戰(zhàn)性的任務。本文介紹FPGA設計的復雜性，重點關(guān)注如何在提高可靠性的同時管理隨之...
近年來，信息安全應用于生活中的各個領(lǐng)域.在光通信系統(tǒng)中，往往對速率有著較高的追求。其中對光模塊，光纖通信中的傳輸算法，傳輸?shù)哪Ｊ揭约肮獠ǘ芜x取有密切關(guān)聯(lián)。
使用Altera Interface Planner高效設計FPGA引腳布局
Altera Interface Planner 用于探索設備的外設架構(gòu)，并高效地分配接口。通過實時進行擬合和合法性檢查，防止非法引腳分配。
IP(Intelligent Property) 核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可...
異步復位異步釋放會有什么問題？FPGA異步復位為什么要同步釋放呢？
一般來說，復位信號有效后會保持比較長一段時間，確保 register 被復位完成。但是復位信號釋放時，因為其和時鐘是異步的關(guān)系，我們不知道它會在什么時刻被釋放。
淺析FPGA的調(diào)試-內(nèi)嵌邏輯分析儀(SignalTap)原理及實例
對于FPGA調(diào)試，主要以Intel FPGA為例，在win10 Quartus ii 17.0環(huán)境下進行仿真和調(diào)試，開發(fā)板類型EP4CE15F17。
在很久之前便陸續(xù)談過亞穩(wěn)態(tài)，F(xiàn)IFO，復位的設計。本次亦安做一個簡單的總結(jié)，從宏觀上給大家展示跨時鐘域的解決方案。
對FPGA設計而言如果想速度更快則應當努力減少路徑上LUT的個數(shù)，而不是邏輯級數(shù)。
有一個有趣的現(xiàn)象，眾多數(shù)字設計特別是與FPGA設計相關(guān)的教科書都特別強調(diào)整個設計最好采用唯一的時鐘域。
隨著尖端工藝的代工成本和現(xiàn)代片上系統(tǒng)（system-on-a-chip，SoC）平臺設計復雜性的不斷提高，曾經(jīng)局限于一個國家甚至一家公司的IC供應鏈已經(jīng)...
在FPGA設計中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設計參數(shù)化，可調(diào)，通常情況下我們需要一個參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。
2023-11-20 標簽：FPGA設計Verilog數(shù)據(jù)選擇器 1525 0
blue-ethernet高性能FPGA網(wǎng)絡數(shù)據(jù)包處理項目簡介
blue-ethernet項目使用Bluespec SystemVerilog(BSV)硬件描述語言實現(xiàn)了一系列在FPGA上加速網(wǎng)絡數(shù)據(jù)包處理的硬件模塊。
2023-11-13 標簽：FPGA設計以太網(wǎng)UDP協(xié)議 1726 0
仔細檢查一下設計中的PLL，是不是可以把兩個PLL整合為一個；或者是否可以對時鐘頻率做一些“整合”，盡量減少時鐘頻率數(shù)量，從而省去一個PLL。如果可以，...
FIFO為什么不能正常工作？復位信號有效長度不夠，接口時序不匹配，可看下面這篇文章。 本文將介紹： 非DFX工程如何確保異步FIFO自帶的set_max...
用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。
Verilog和System Verilog是同一硬件描述語言（HDL）的同義名稱。
在給FPGA做邏輯綜合和布局布線時，需要在工具中設定時序的約束。通常，在FPGA設計工具中都FPGA中包含有4種路徑：從輸入端口到寄存器，從寄存器到寄存...
如何使用Power Design Manager(PDM)進行功耗評估？
在基于FPGA和 SoC器件的產(chǎn)品設計過程中，從器件選擇到系統(tǒng)級電源設計、散熱設計，電源功率估算對于設計方案確定至關(guān)重要；早
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