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標(biāo)簽 > 賽靈思
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PIPE 接口上的數(shù)據(jù)在 Gen3 的速度下被加密。當(dāng)調(diào)試 PCIe 問題時(shí),能在 PCIe 鏈接上查看各個(gè)包會(huì)很有幫助。 若要實(shí)現(xiàn)此目的,用戶需擁有協(xié)...
HDMI VCU118設(shè)計(jì)移植到VCU128開發(fā)板的步驟解析
簡(jiǎn)介與視頻示例設(shè)計(jì)概覽 許多視頻 IP 核都附帶有示例設(shè)計(jì)。這些設(shè)計(jì)用于 IP 演示,并提供示例以供您在自己的設(shè)計(jì)中使用 IP 核時(shí)作為參考。 這些 I...
Video Frame Buffer IP初學(xué)者入門案例分析
Video Frame Buffer IP 簡(jiǎn)介 Video Frame Buffer Read/Write IP 支持您將視頻數(shù)據(jù)從存儲(chǔ)器域(AXI4...
如何實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動(dòng)化
作者:Andreas Braun Stefan Wiehler 設(shè)計(jì)工程師,MLE 公司 創(chuàng)建 FPGA 設(shè)計(jì)和維護(hù) Vivado 設(shè)計(jì)套件項(xiàng)目時(shí),版本...
從 2019.2 版開始,賽靈思 SDK 開發(fā)環(huán)境已統(tǒng)一整合到全功能一體化的 Vitis 統(tǒng)一軟件平臺(tái) 中。 馬上開始將工程從賽靈思 SDK 移植到 V...
何謂 AXI?關(guān)于AXI3/AXI4的相關(guān)基礎(chǔ)知識(shí)
引言 近來,幾乎每個(gè)賽靈思 IP 都使用 AXI 接口。Zynq、Zynq MP、MicroBlaze 和全新的 Versal 處理器都無一例外使用 A...
周麗娜(Ally Zhou)女士擁有十多年 FPGA 設(shè)計(jì)、EDA 工具和多年客戶支持的經(jīng)驗(yàn)。Ally 曾先后在同濟(jì)大學(xué),芬蘭米凱利理工學(xué)院和復(fù)旦大學(xué)求...
1. 初識(shí)XILINX 初識(shí)XILINX,是PYNQ-Z2。當(dāng)時(shí)剛學(xué)完學(xué)校的數(shù)字電路課程,對(duì)FPGA并不了解,學(xué)校課程也僅僅是用VHDL驗(yàn)證了一些基礎(chǔ)的...
確保整個(gè)ADAS/自動(dòng)駕駛安全駕駛的激光雷達(dá)技術(shù)
作者:Sudip Nag,賽靈思軟件和 AI 產(chǎn)品副總裁 隨著自動(dòng)緊急制動(dòng)( AEB )和駕駛員監(jiān)測(cè)系統(tǒng)等高級(jí)駕駛員輔助系統(tǒng)( ADAS )功能的推出,...
2020-09-28 標(biāo)簽:賽靈思自動(dòng)駕駛卷積神經(jīng)網(wǎng)絡(luò) 3416 0
數(shù)字化的生活方式和新興的物聯(lián)網(wǎng)與云端計(jì)算及數(shù)據(jù)服務(wù)的快速增長(zhǎng)密不可分。云是全新的生活與工作方式的中心。
2020-09-28 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò)賽靈思 2854 0
詳解基于賽靈思的Versal? ACAP設(shè)計(jì)創(chuàng)建步驟
Versal ACAP(自適應(yīng)計(jì)算加速平臺(tái))是高度集成化的多核計(jì)算平臺(tái),可通過靈活的自適應(yīng)能力來滿足不斷變化的動(dòng)態(tài)算法的需求。VCK190 是賽靈思最早...
Xilinx視頻實(shí)時(shí)轉(zhuǎn)碼技術(shù)HPE 參考架構(gòu)解密
介 紹 對(duì)實(shí)時(shí)視頻流的需求給視頻服務(wù)提供商帶來了嚴(yán)峻挑戰(zhàn),因?yàn)樗麄儽仨氃诠芾砘A(chǔ)設(shè)施和互聯(lián)網(wǎng)帶寬運(yùn)營(yíng)成本的同時(shí),還要為客戶提供高質(zhì)量體驗(yàn)。鑒于視頻轉(zhuǎn)換的...
基于賽靈思VCU118開發(fā)板隨附的 UltraScale+ 器件
賽靈思 PCI Express IP 隨附以下集成調(diào)試功能。 JTAG 調(diào)試器 啟用 In-System IBERT 第三代模式解擾器 JTAG 調(diào)試器...
2020-11-08 標(biāo)簽:接收器賽靈思信號(hào)完整性 7731 0
賽靈思FPGA與VMware vSphere相結(jié)合實(shí)現(xiàn)高吞吐量、低時(shí)延ML推斷性能
硬件加速器已在數(shù)據(jù)中心得到普遍使用,一系列新的工作負(fù)載已經(jīng)能夠成熟地發(fā)揮 FPGA 的加速優(yōu)勢(shì)及其更優(yōu)異的計(jì)算效率。業(yè)界對(duì)機(jī)器學(xué)習(xí) (ML) 的關(guān)注度不...
使用RFSoC的多個(gè) Tile 實(shí)現(xiàn)時(shí)延對(duì)齊方案解析
現(xiàn)代 RF 信號(hào)鏈對(duì)于跨多通道的數(shù)據(jù)轉(zhuǎn)換器性能具有極高的要求。換言之,對(duì)于賽靈思 RF Data Converter 而言,關(guān)鍵要求之一是在多個(gè) ADC...
如何共享并訪問位于遠(yuǎn)程實(shí)驗(yàn)室內(nèi)的開發(fā)板
在某些情況下,比如遠(yuǎn)程工作時(shí),可能需要訪問本地不可得的器件。 本篇簡(jiǎn)介教程演示了如何共享并訪問位于遠(yuǎn)程實(shí)驗(yàn)室內(nèi)的開發(fā)板或歸同事所有的開發(fā)板。 本教程分 ...
作者:Olivier Tremois(AI 引擎工具市場(chǎng)營(yíng)銷部門)和 Florent Werbrouck(賽靈思技術(shù)支持產(chǎn)品應(yīng)用工程師) Versal ...
通過數(shù)據(jù)中心內(nèi)的視頻加速獲得圖像
為解決視頻直播平臺(tái)運(yùn)營(yíng)商面臨的挑戰(zhàn),賽靈思近期推出了一系列專用的視頻轉(zhuǎn)碼一體機(jī),它基于賽靈思新型的實(shí)時(shí)(RT)服務(wù)器參考架構(gòu)(圍繞賽靈思 Alveo 系...
2020-07-28 標(biāo)簽:賽靈思數(shù)據(jù)中心思科 5289 0
賽靈思深耕數(shù)據(jù)中心加速卡應(yīng)用 推出全新的Xilinx? 實(shí)時(shí)服務(wù)器參考架構(gòu)
賽靈思選擇的策略一方面是面向了人工智能特別是機(jī)器學(xué)習(xí)的推斷,另一方面則是深耕數(shù)據(jù)中心加速卡應(yīng)用,試圖能盡可能脫離跟處理器之間的板級(jí)設(shè)計(jì),從而巧妙地回避開...
AI觀察室(二)|自動(dòng)駕駛到底有多遠(yuǎn) ?
一邊是眾多自動(dòng)駕駛玩家熱情投身其中,一邊是完全無人駕駛實(shí)現(xiàn)“遙遙無期”的不確定性。
2020-06-04 標(biāo)簽:賽靈思AI計(jì)算機(jī)視覺 1064 0
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