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時(shí)序邏輯

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時(shí)序邏輯技術(shù)

FPGA跨時(shí)鐘域處理的注意事項(xiàng)

跨時(shí)鐘域之間不能存在組合邏輯。跨時(shí)鐘域本身就容易產(chǎn)生亞穩(wěn)態(tài)，如果在跨時(shí)鐘域之間存在組合邏輯會(huì)大大增加競(jìng)爭(zhēng)冒險(xiǎn)出現(xiàn)的概率。這一點(diǎn)在實(shí)際設(shè)計(jì)中通常會(huì)因?yàn)?..

2023-05-24 標(biāo)簽：fpga 信號(hào)組合邏輯 1197 0

FPGA設(shè)計(jì)技巧分享

一般情況下，系統(tǒng)中統(tǒng)一用posedge避免用negedge，降低設(shè)計(jì)的復(fù)雜度，可減少出錯(cuò)。

2022-07-27 標(biāo)簽：fpga 時(shí)序邏輯 Verilog HDL 1173 0

FPGA中何時(shí)用組合邏輯或時(shí)序邏輯

數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路是由組合邏輯電路和時(shí)序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時(shí)序邏輯器件構(gòu)成。

2023-03-21 標(biāo)簽：fpga Verilog 組合邏輯 1159 0

FPGA時(shí)鐘約束余量超差問題的解決方案

就是看看超差的那個(gè)線路，增加一些中間寄存器，或者使用流水線技術(shù)，就是將組合邏輯和時(shí)序邏輯分開，大的時(shí)序邏輯，盡量?jī)?yōu)化成由很多小的時(shí)序邏輯組成一個(gè)大的時(shí)序邏輯。

2024-02-29 標(biāo)簽：FPGA 寄存器時(shí)序邏輯 1096 0

FPGA入門之功能描述-時(shí)序邏輯

時(shí)序邏輯的代碼一般有兩種：同步復(fù)位的時(shí)序邏輯和異步復(fù)位的時(shí)序邏輯。在同步復(fù)位的時(shí)序邏輯中復(fù)位不是立即有效，而在時(shí)鐘上升沿時(shí)復(fù)位才有效。其代碼結(jié)構(gòu)如下：

2023-03-21 標(biāo)簽：代碼時(shí)序邏輯異步復(fù)位 929 0

時(shí)序邏輯會(huì)產(chǎn)生鎖存器嗎

時(shí)序邏輯電路本身并不直接“產(chǎn)生”鎖存器，但鎖存器是時(shí)序邏輯電路中的重要組成部分。時(shí)序邏輯電路（Sequential Logic Circuits）與組合...

2024-08-28 標(biāo)簽：二進(jìn)制鎖存器時(shí)序邏輯 882 0

Verilog設(shè)計(jì)規(guī)范包括哪些內(nèi)容

本文包含以下幾方面內(nèi)容，程序設(shè)計(jì)，模塊例化、運(yùn)算符，模塊設(shè)計(jì)模板目標(biāo)：用最簡(jiǎn)單，最簡(jiǎn)潔的方式，設(shè)計(jì)最易讀，最高效的代碼

2023-08-17 標(biāo)簽：寄存器 IC設(shè)計(jì)Verilog 552 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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紅外觸摸屏

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