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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>模擬數(shù)字論文>CMOS電路中抗Latch-up的保護(hù)環(huán)結(jié)構(gòu)研究

      CMOS電路中抗Latch-up的保護(hù)環(huán)結(jié)構(gòu)研究

      2010-05-28 | rar | 159 | 次下載 | 5積分

      資料介紹

      摘要：閂鎖是CMOS集成電路中的一種寄生效應(yīng)，這種PNPN結(jié)構(gòu)一旦被觸發(fā)，從電源到地會(huì)產(chǎn)生大電流，導(dǎo)致整個(gè)芯片的失效。針對(duì)芯片在實(shí)際測(cè)試中發(fā)現(xiàn)的閂鎖問(wèn)題，介紹了閂鎖的測(cè)試方法，并且利用軟件Tsuprem4和Medici模擬整個(gè)失效過(guò)程，在對(duì)2類保護(hù)環(huán)(多子環(huán)／少子環(huán))作用的分析，以廈各種保護(hù)結(jié)構(gòu)的模擬基礎(chǔ)之上，通過(guò)對(duì)比觸發(fā)電壓和電流．得到一種最優(yōu)的抗Latch—up版圖設(shè)計(jì)方法。通過(guò)進(jìn)一步的流片、測(cè)試，解決了芯片中的閂鎖失效問(wèn)題，驗(yàn)證了這種結(jié)構(gòu)的有效性。
      關(guān)鍵詞：寄生雙極型晶體管；保護(hù)環(huán)；閂鎖；CM0S集成電路
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