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組合邏輯電路實(shí)驗(yàn)分析

2009-07-15 | rar | 433 | 次下載 | 免費(fèi)

資料介紹

組合邏輯電路實(shí)驗(yàn)分析
一、實(shí)驗(yàn)?zāi)康?
1.掌握組合邏輯電路的分析方法與測(cè)試方法;
2.了解組合電路的冒險(xiǎn)現(xiàn)象及消除方法;?
3.驗(yàn)證半加器、全加器的邏輯功能。
二、預(yù)習(xí)要求?
1.復(fù)習(xí)組合邏輯電路的分析方法;?
2.復(fù)習(xí)用與非門和異或門等構(gòu)成的半加器、全加器的工作原理;?
3.復(fù)習(xí)組合電路冒險(xiǎn)現(xiàn)象(險(xiǎn)象)的種類、產(chǎn)生原因,如何消除?
三、實(shí)驗(yàn)原理?
1.組合邏輯電路
由很多常用的門電路組合在一起,實(shí)現(xiàn)某種功能的電路,它在任意時(shí)刻的輸出,僅取決于該時(shí)刻輸入信號(hào)的邏輯取值,而與信號(hào)作用前電路原來的狀態(tài)無關(guān)。?
2.組合邏輯電路的分析
是指根據(jù)所給的邏輯電路,寫出其輸入與輸出之間的邏輯函數(shù)表達(dá)式或真值表,從而確定該電路的邏輯功能。其分析步驟為:
3.組合電路的冒險(xiǎn)現(xiàn)象
?? (1)實(shí)際情況下,由于器件的延時(shí)效應(yīng),在一個(gè)組合電路中,輸入信號(hào)發(fā)生變化時(shí),輸出出現(xiàn)瞬時(shí)錯(cuò)誤的現(xiàn)象,把這現(xiàn)象叫做組合電路中的冒險(xiǎn)現(xiàn)象,簡(jiǎn)稱險(xiǎn)象。這里研究靜態(tài)險(xiǎn)象,即電路達(dá)到穩(wěn)定時(shí),出現(xiàn)的險(xiǎn)象??煞譃?型靜態(tài)險(xiǎn)象(如圖4-1)和1型靜態(tài)險(xiǎn)象(如圖4-2):
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