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人們撰寫了大量文章來闡述如何端接PCB走線特性阻抗以避免信號反射。但是，妥善運用傳輸線路技術(shù)的時機尚未說清楚。下面總結(jié)了針對邏輯信號的一條成熟的適用性指導(dǎo)方針。當(dāng)PCB走線單向傳播延時等于或大于施加信號上升/下降時間（以最快邊沿為準）時端接傳輸線路特性阻抗。例如，在Er = 4.0介電質(zhì)上2英寸微帶線的延時約270 ps。嚴格貫徹上述規(guī)則，只要信號上升時間不到~500 ps，端接是適當(dāng)?shù)摹８Ｊ氐囊?guī)則是使用2英寸（PCB走線長度）/納秒（上升/下降時間）規(guī)則。如果信號走線超過此走線長度/速度準則，則應(yīng)使用端接。例如，如果高速邏輯上升/下降時間為5 ns，PCB走線等于或大于10英寸（其中測量長度包括曲折線），就應(yīng)端接其特性阻抗。在模擬域內(nèi)，必須注意，運算放大器和其他電路也應(yīng)同樣適用這條2英寸/納秒指導(dǎo)方針，以確定是否需要傳輸線路技術(shù)。例如，如果放大器必須輸出最大頻率fmax，則等效上升時間t r和這個fmax相關(guān)。這個限制上升時間t r可計算如下： t r=0.35/fmax 等式1 然后將t r乘以2英寸/納秒來計算最大PCB走線長度。例如，最大頻率100 MHz對應(yīng)于3.5 ns的上升時間，所以載送此信號的7英寸或以上走線應(yīng)視為傳輸線路。
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