當(dāng)MOS器件的特征尺寸不斷縮小至22nm及以下時(shí)，提高溝道的摻雜濃度和降低源漏結(jié)深已仍不能很好的改善短溝道效應(yīng)。在SOI絕緣層上的平面硅技術(shù)基礎(chǔ)上提出FD-SOI晶體管。研究發(fā)現(xiàn)要使FD-SOI有效抑制短溝道效應(yīng)，并能正常工作，絕緣層上硅膜的厚度應(yīng)限制在柵長的四分之一左右。FD-SOI晶體管的溝道厚度很小，下面緊貼著埋層氧化物，柵的垂直電場可以有效的控制器件的溝道，從而降低了器件關(guān)閉時(shí)的漏電流，抑制短溝道效應(yīng)。SOI晶片有三層：1. 硅的薄表面層（形成晶體管）；2.絕緣材料埋層；3.用于支撐的硅襯底。圖3.和圖4是CMOS集成電路體硅平面結(jié)構(gòu)、FD-SOI結(jié)構(gòu)與FinEFT結(jié)構(gòu)對(duì)比。

　　掩埋氧化層是為了減少寄生結(jié)電容。寄生電容越小，晶體管工作越快。埋入氧化層薄到與溝道的深度相同，硅薄膜限定了源漏結(jié)深，且不存在遠(yuǎn)離柵極的泄漏路徑。同時(shí)也限定了源漏結(jié)的耗盡區(qū)，減少源漏耗盡區(qū)橫向擴(kuò)展寬度，可改善DIBL，短溝道效應(yīng)，亞閾特性，降低電路的靜態(tài)功耗。此外，F(xiàn)DSOI晶體管無需溝道摻雜，可以避免隨機(jī)摻雜漲落效應(yīng)，從而保持穩(wěn)定的閾值電壓，同時(shí)還可以避免因摻雜而引起的遷移率退化。采用FD-SOI的功耗更低，成本更少。

? ? ? ?FD-SOI優(yōu)勢

　　FD-SOI具有低功耗，防輻射，低軟錯(cuò)誤率，耐高溫和EMC。2.漏/源寄生電容減小，，提高了器件頻率，降低漏電流與功耗。與體硅CMOS相比，器件的延遲和動(dòng)態(tài)功耗更低。3.具有背面偏置能力，還可以降低電源電壓，20nm厚度的氧化埋層 類似第二個(gè)柵氧化層（襯底是柵極）襯底加偏置電壓可以獲得調(diào)節(jié)閾值電壓VT效果。（加強(qiáng)柵對(duì)溝道的控制能力） 4.消除了閂鎖效應(yīng)。5.與硅工藝相容，可減少13-20%工序，具有更好的mos器件特性，SOI器件的亞閾值特性更好。5.浮體效應(yīng)很小。6.FD-SOI的生態(tài)圈已涵蓋工具廠商、IP廠商、設(shè)計(jì)服務(wù)廠商、芯片廠商、制造廠商等，以提供易于獲取的即插即用方案，可以最大限度降低客戶成本。

　　存在問題：1.自加熱效應(yīng)。在SOI器件中，有源薄體在氧化硅上，氧化硅是絕熱材料。在工作期間，有源區(qū)域消耗功率產(chǎn)生的熱量不容易消散。導(dǎo)致硅薄體的溫度升高，降低了器件的性能。2.晶圓埋入氧化層的制造工藝復(fù)雜，價(jià)格較貴。晶片的成本高于體硅晶片，且SOI晶圓合格供應(yīng)商的數(shù)量有限。