原理圖和 PCB 布局

設(shè)計(jì)完整 PLL 電路時(shí)，需牢記幾點(diǎn)。首先，重要的是匹配 PLL的參考輸入端口阻抗，將反射降至最低。另外，保持電容與輸入端口并聯(lián)組合值盡量小，因?yàn)樗鼤?huì)降低輸入信號(hào)的壓擺率，增加 PLL 環(huán)路噪聲。更多詳細(xì)信息請(qǐng)參考 PLL 數(shù)據(jù)手冊(cè)上的輸入要求。

其次，將模擬電源與數(shù)字電源相分離，最大程度減少它們之間的干擾。VCO 電源特別敏感，因此此處的雜散和噪聲可輕易耦合至 PLL 輸出。更多注意事項(xiàng)以及詳細(xì)信息，請(qǐng)參考利用低噪聲 LDO 調(diào)節(jié)器為小數(shù) N 分頻壓控振蕩器(VCO)供源，以降低相位噪聲 (CN-0147)

再則，用于組成環(huán)路濾波器的電阻和電容應(yīng)當(dāng)放置在盡可能離PLL 芯片近的地方，并使用仿真文件中的建議值。若您在改變環(huán)路濾波器元器件值之后發(fā)現(xiàn)難以鎖定信號(hào)，請(qǐng)嘗試使用最初用于評(píng)估板的數(shù)值。

對(duì)于 PCB 布局而言，其主要原則是將輸入與輸出分離，確保數(shù)字電路不會(huì)干擾模擬電路。例如，若 SPI 總線太過(guò)靠近參考輸入或 VCO 輸出，則訪問(wèn) PLL 寄存器時(shí)，VCO 輸出會(huì)在 PLL輸出端產(chǎn)生雜散現(xiàn)象。從熱設(shè)計(jì)角度來(lái)看，可在 PLL 芯片底下放置一個(gè)導(dǎo)熱接地焊盤，確保熱量流經(jīng)焊盤，到達(dá) PCB 和散熱片。在極端環(huán)境下使用時(shí)，設(shè)計(jì)人員應(yīng)計(jì)算 PLL 芯片和 PCB 的所有熱參數(shù)。

有效利用 MUXOUT

在調(diào)試階段開(kāi)始時(shí)，若 PLL 不鎖定，則很難確定應(yīng)當(dāng)從何處開(kāi)始。第一步，可以使用 MUXOUT 查看是否所有內(nèi)部功能單元都正常工作，如圖 2 所示。例如，MUXOUT 能顯示 R 計(jì)數(shù)器輸出，指示參考輸入信號(hào)良好，且寄存器內(nèi)容成功寫入。MUXOUT 還能檢查檢測(cè)器的鎖定狀態(tài)，以及反饋環(huán)路中的 N分頻輸出。通過(guò)這種方法，設(shè)計(jì)人員可確定每個(gè)分頻器、增益或頻率值是否正確。這是調(diào)試 PLL 的基本過(guò)程。

時(shí)域分析助力PLL調(diào)試

調(diào)試 PLL 時(shí)，使用時(shí)域分析，演示寫入串行外設(shè)接口(SPI)總線上的寄存器數(shù)據(jù)是正確的。雖然讀寫操作需要的時(shí)間比較長(zhǎng)，但請(qǐng)確保 SPI 時(shí)序符合規(guī)格，且不同線路之間的串?dāng)_減小到最低程度。

應(yīng)當(dāng)參考 PLL 數(shù)據(jù)手冊(cè)中的時(shí)序圖，以便確定數(shù)據(jù)建立時(shí)間、時(shí)鐘速度、脈沖寬度和其他規(guī)格。確保留有足夠的裕量，以便在所有條件下都滿足時(shí)序要求。使用示波器檢查時(shí)域內(nèi)的時(shí)鐘和數(shù)據(jù)邊沿位于正確位置。若時(shí)鐘和數(shù)據(jù)線路太過(guò)接近，則串?dāng)_會(huì)使時(shí)鐘能量通過(guò) PCB 布線耦合至數(shù)據(jù)線路。這種耦合會(huì)導(dǎo)致數(shù)據(jù)線路在時(shí)鐘的上升沿產(chǎn)生毛刺。因此，讀寫寄存器時(shí)需檢查這兩條線路，尤其當(dāng)寄存器出現(xiàn)錯(cuò)誤時(shí)。確保線路電壓滿足表 2 的規(guī)格。

復(fù)雜的頻譜分析

頻域中的問(wèn)題更常見(jiàn)、更復(fù)雜。如果使用頻譜分析儀，則應(yīng)當(dāng)首先檢查 PLL 輸出是否鎖定；如果波形具有穩(wěn)定的頻率峰值則表示鎖定。如果未鎖定，則應(yīng)當(dāng)遵循前文所述的步驟。如果 PLL 已鎖定，則收窄頻譜分析儀帶寬，以便確定相位噪聲是否位于可接受范圍內(nèi)，并將測(cè)試結(jié)果與仿真結(jié)果對(duì)照確認(rèn)。測(cè)量某些帶寬條件下的相位噪聲，如 1 kHz、10 kHz 和 1 MHz。

若結(jié)果與預(yù)期不符，則應(yīng)首先回顧環(huán)路濾波器設(shè)計(jì)，檢查 PCB板上元器件的真實(shí)值。然后，檢查參考輸入的相位噪聲是否與仿真結(jié)果一致。PLL 仿真相位噪聲應(yīng)與真實(shí)值接近，除非外部條件有所不同，或向寄存器寫入了錯(cuò)誤值。

電源噪聲不可忽略，哪怕使用了低噪聲 LDO。因?yàn)?DC-DC 轉(zhuǎn)換器和 LDO 都可能成為噪聲源。LDO 數(shù)據(jù)手冊(cè)顯示的噪聲頻譜密度通常會(huì)影響噪聲敏感型器件，比如 PLL（見(jiàn)圖 3）。為PLL選擇低噪聲電源，特別是需要為VCO的內(nèi)核電流提供電源。

通常 PLL 的輸出端會(huì)有四種類型的雜散：PFD 或參考雜散、小數(shù)雜散、整數(shù)邊界雜散以及外部來(lái)源雜散，如電源。所有PLL 都至少有一種類型的雜散，雖然永遠(yuǎn)無(wú)法消除這些雜散。但某些情況下，在不同類型的雜散或頻率之間進(jìn)行取舍，可以改進(jìn)整體性能。

若要避免參考雜散，請(qǐng)檢查參考信號(hào)的上升沿。邊沿過(guò)快或邊沿幅度過(guò)大都會(huì)對(duì)頻域造成嚴(yán)重的諧波現(xiàn)象。另外，仔細(xì)檢查PCB 布局，避免輸入和輸出之間產(chǎn)生串?dāng)_。如需最大程度地減少小數(shù)雜散，可增加擾動(dòng)，迫使小數(shù)雜散進(jìn)入本底噪聲中，但這樣做會(huì)略為增加本底噪聲。

整數(shù)邊界雜散不常見(jiàn)，且僅當(dāng)輸出頻率過(guò)于接近參考頻率的整數(shù)倍時(shí)才會(huì)發(fā)生，此時(shí)環(huán)路濾波器無(wú)法將其濾除。解決該問(wèn)題的簡(jiǎn)便方法是重新調(diào)節(jié)參考頻率方案。例如，若邊界雜散發(fā)生在 1100 MHz 處，且輸出為 1100.1 MHz，參考輸入為 20 MHz，則使用 100 kHz 環(huán)路濾波器將參考頻率改為 30 MHz 即可消除該雜散。

結(jié)論

調(diào)試 PLL 要求對(duì) PLL 具有深入的理解，并且如果在設(shè)計(jì)階段格外仔細(xì)，就能避免很多問(wèn)題。若問(wèn)題發(fā)生在調(diào)試階段，請(qǐng)遵循本文所述之建議，對(duì)問(wèn)題逐一進(jìn)行分析并逐步解決問(wèn)題。

本文轉(zhuǎn)自：如何設(shè)計(jì)并調(diào)試鎖相環(huán)電路？妙計(jì)錦囊送給你

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