隨著集成電路工藝的發(fā)展，片上系統(tǒng)（SoC）中電源分配網(wǎng)絡(luò)（PDN）低電源電壓和高集成度的需求大幅增加，傳統(tǒng)的PDN結(jié)構(gòu)難以滿足細(xì)粒度電壓、動態(tài)供電電壓和負(fù)載響應(yīng)速度等方面的需求。集成多個片上穩(wěn)壓器已經(jīng)成為解決PDN功率傳輸問題的一個有效途徑，目前片上穩(wěn)壓器多選用低壓差線性穩(wěn)壓器（LDO）。然而，由于Multi-LDOs和龐大負(fù)載網(wǎng)絡(luò)之間復(fù)雜的互連結(jié)構(gòu)，使得PDN的穩(wěn)定性面臨巨大挑戰(zhàn)。本課題來源于國家部委項(xiàng)目，論文基于LDO的研究與設(shè)計，重點(diǎn)針對片上集成多個數(shù)字LDOs的PDN建模及其穩(wěn)定性判據(jù)展開研究。

　　通過對模擬LDO（A-LDO）工作機(jī)制的分析得到A-LDO不能在近閥值的電源電壓附近工作，且模擬的實(shí)現(xiàn)方式導(dǎo)致A-LDO的工藝擴(kuò)展性較差。論文為了驗(yàn)證穩(wěn)定性方法的完備性，首先設(shè)計了一款A(yù)-LDO，采用源極跟隨器作為誤差放大器負(fù)載的電路結(jié)構(gòu)和輸出級補(bǔ)償通路，改善了負(fù)載瞬態(tài)響應(yīng)和系統(tǒng)穩(wěn)定性。A-LDO基于SMIC0.13um CMOS工藝進(jìn)行實(shí)現(xiàn)，輸入電壓范圍1.75~3V，輸出電壓為1.5V，負(fù)載電流范圍100uA-100mA內(nèi)電路都穩(wěn)定。在低于90mm特征尺寸下，針對片上PDN低電源電壓穩(wěn)壓器的需求，采用“Verilog-A抽象模型+晶體管級電路”的混合樓型方法搭建了D-LDO模型。D-LDO結(jié)構(gòu)基于模擬輔助環(huán)路和粗調(diào)/細(xì)調(diào)結(jié)合的策略改善了負(fù)載瞬態(tài)響應(yīng)，實(shí)現(xiàn)低頻10MHz時鐘控制和低電源電壓工作，支持Cap-free的設(shè)計。D-LDO 基于SMIC6Snm CMOS工藝進(jìn)行實(shí)現(xiàn)，輸入電壓為0.6V，輸出電壓為0.5V，負(fù)載電流范圍為3mA-15mA。

　　本文采用分隔的方法將PDN分為兩個子系統(tǒng)G：n個LDOs、H：其余RLC負(fù)載網(wǎng)絡(luò)，構(gòu)成多輸入多輸出負(fù)反饋互連結(jié)構(gòu)，并建立系統(tǒng)的數(shù)學(xué)模型。針對網(wǎng)格型網(wǎng)絡(luò)片上PDN結(jié)構(gòu)，搭建基于A-LDO和D-LDO的PDN物理模型，且模型參數(shù)是可配置的，利用混合穩(wěn)定性方法對搭建的PDN模型進(jìn)行穩(wěn)定性驗(yàn)證。通過在PDN上集成4個A-LDOs的極點(diǎn)仿真結(jié)果，得到結(jié)論：隨著LDOs集成的數(shù)目增加，PDN系統(tǒng)由穩(wěn)定不斷向不穩(wěn)定方向移動。所以，傳統(tǒng)的Bode圖相位裕度方法已經(jīng)不適用。

　　論文分別搭建了集成A-LDOs和D-LDOs兩個5×5小型的PDN網(wǎng)絡(luò)模型，使用Cadence spectre和Matlab聯(lián)合仿真搭建驗(yàn)證平臺，根據(jù)RHP極點(diǎn)法驗(yàn)證了混合穩(wěn)定性方法的正確性。進(jìn)一步搭建了集成30個D-LDOs的大型PDN網(wǎng)絡(luò)，網(wǎng)絡(luò)大小為30×35的1050個格點(diǎn)，使用混合穩(wěn)定性方法進(jìn)行穩(wěn)定性評估，再通過瞬態(tài)仿真驗(yàn)證系統(tǒng)的穩(wěn)定特性，證明了混合穩(wěn)定性方法的高效性。