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      電子發(fā)燒友網(wǎng)>電子資料下載>電源技術(shù)>基于FPGA仿真結(jié)果的MPEG4可變長數(shù)據(jù)解碼器設(shè)計(jì)詳細(xì)概述

      基于FPGA仿真結(jié)果的MPEG4可變長數(shù)據(jù)解碼器設(shè)計(jì)詳細(xì)概述

      2018-04-23 | rar | 0.46 MB | 次下載 | 免費(fèi)

      資料介紹

      　　本文討論了一種高吞吐量流水方式構(gòu)建的MPEG-4可變長解碼器的設(shè)計(jì)與仿真結(jié)果。在這種解碼器中，我們采用了基于PLA的并行解碼算法，這種算法能夠?qū)崿F(xiàn)每個(gè)時(shí)鐘解碼一個(gè)碼字。同時(shí)，為了提高解碼的效率，降低操作的延遲，我們在設(shè)計(jì)中還引入了流水線操作方式、碼表分割等技術(shù)，這些技術(shù)有利于并行操作的實(shí)現(xiàn)。在文章的最后一部分，我們給出了FPGA的仿真結(jié)果，結(jié)果顯示這種結(jié)構(gòu)的解碼器完全能夠滿足MPEG-4的可變長數(shù)據(jù)的解碼需求。

      基于FPGA仿真結(jié)果的MPEG4可變長數(shù)據(jù)解碼器設(shè)計(jì)詳細(xì)概述

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