摘要
　　電源效率對(duì)于便攜式設(shè)備以及模擬 IC 的噪聲抗擾度來(lái)說(shuō)都非常重要。本文主要介紹電壓參考電路，其不僅支持極低的工作靜態(tài)電流（低于 250nA），而且還符合標(biāo)準(zhǔn) CMOS 工藝。這種電路針對(duì)各種應(yīng)用進(jìn)行了優(yōu)化設(shè)計(jì)，適合便攜式電子設(shè)備、汽車、醫(yī)療設(shè)備，以及高電源抑制比 （PSRR） 和開(kāi)關(guān)噪聲抗擾度都非常重要的片上系統(tǒng) （SoC） 實(shí)施。
　　上述電壓參考在低頻率下支持 90dB。輸出電壓變化的標(biāo)準(zhǔn)偏差是 0.5%，在 –40°C 至 125°C 溫度范圍內(nèi)的溫度系數(shù)為 15ppm/°C。這些特性可在 1.6V 至 5.5V 的電源電壓范圍內(nèi)實(shí)現(xiàn)?？蓪?shí)施各種用于為電壓參考實(shí)現(xiàn)輸入噪聲抗擾度的方法。
　　介紹
　　幾乎每款模擬電路都需要高精度高穩(wěn)定參考電壓或電流源。不過(guò)，在選擇片上系統(tǒng) （SoC） 技術(shù)時(shí)，參考電壓模塊不應(yīng)成為限制因素。也就是說(shuō)這類系統(tǒng)所選用的技術(shù)工藝對(duì)于參考電壓源來(lái)說(shuō)并不一定總是最理想的。因此，其設(shè)計(jì)應(yīng)該更穩(wěn)健，才能適應(yīng)各種技術(shù)工藝的變化。
　　電池通?？勺鳛?SoC 的電源。這就更需要提高工作在大電源電壓范圍內(nèi)的電壓參考源的線性穩(wěn)壓性能。要延長(zhǎng)電池使用壽命，就需要低靜態(tài)電源電流。同時(shí)，還需要在寬泛頻率下實(shí)現(xiàn)高電源抑制比 （PSRR），以抑制來(lái)自高速數(shù)字電路、降壓轉(zhuǎn)換器或片上其它開(kāi)關(guān)電路的噪聲。本文主要介紹具有高 PSRR 的超低靜態(tài)電流帶隙電壓參考。
　　基本帶隙電壓參考結(jié)構(gòu)
　　改善 PSRR 的主題思想是在低壓降穩(wěn)壓器 （LDO） 后面布置一個(gè)帶隙電壓源?，F(xiàn)有線性穩(wěn)壓器拓?fù)湓陟o態(tài)電流、DC 負(fù)載穩(wěn)壓、瞬態(tài)響應(yīng)、去耦電容以及硅芯片面積要求方面存在很大差異。由于我們的目標(biāo)是在沒(méi)有外部電容器的情況下，在同一芯片上提供全面集成型 LDO，因而典型 LDO 結(jié)構(gòu)并不適合。
　　這些結(jié)構(gòu)與超低靜態(tài)電源電流相矛盾。為了緩解這一矛盾，您可為 LDO 使用與參考源相同的帶隙。不宜采用標(biāo)準(zhǔn) LDO 結(jié)構(gòu)的原因在于它需要輸出電容器來(lái)實(shí)現(xiàn)穩(wěn)定工作。最佳選項(xiàng)是帶一個(gè)增益級(jí)的結(jié)構(gòu)，其無(wú)需輸出電容器便可實(shí)現(xiàn)穩(wěn)定。
　　低壓降穩(wěn)壓器
　　圖 1 是該設(shè)計(jì)［1］中所使用 LDO 的內(nèi)核及其簡(jiǎn)化原理圖。圖 1［2］ 中的 M0 和 M4 代表翻轉(zhuǎn)電壓跟隨器 （FVF），其可實(shí)施無(wú)逆向功能及相關(guān)極點(diǎn)的單級(jí)穩(wěn)壓。靜態(tài)電流由晶體管 M1 和 M3 確定。晶體管 M2 可作為共柵放大器。
　　LDO 的開(kāi)環(huán)增益由第一個(gè)級(jí)聯(lián)級(jí)（即晶體管 M 2和 M3）決定?？勺鳛樨?fù)載的 M4 PMOS 跟隨器存在低阻抗源，因此 FET M0 的輸出增益接近 1。在圖 2 中的小型信號(hào)等效電路的幫助下，對(duì)所推薦的 LDO 結(jié)構(gòu)進(jìn)行穩(wěn)定性分析，結(jié)果顯示只有一個(gè)極點(diǎn)（公式 1）：
　　
　　可作為補(bǔ)償電容器的 M0 柵源電容器可創(chuàng)建 LDO 的主極點(diǎn)。因此無(wú)需去耦片外電容器，便可使 LDO［3］ 穩(wěn)定。
　　
　　圖 1.具有翻轉(zhuǎn)電壓跟隨器、無(wú)輸出電容器的 LDO