使用Verilog HDL語(yǔ)言實(shí)現(xiàn)0.01s高分辨力報(bào)警器的設(shè)計(jì)資料說(shuō)明
資料介紹
定時(shí)器設(shè)計(jì)
基本要求:
最大為1小時(shí),精度要求為0.01秒,當(dāng)?shù)褂?jì)時(shí)間為0的時(shí)候能夠報(bào)警,要求能在數(shù)碼管上面正確顯示。
在完成基本要求的基礎(chǔ)上,可進(jìn)一步增加功能、提高性能。
計(jì)時(shí)器已有數(shù)千年歷史,從遠(yuǎn)古的日晷和漏壺到現(xiàn)在的時(shí)鐘和秒表,計(jì)時(shí)器從重量、功能、外觀、精確度、應(yīng)用范圍發(fā)生了巨大的變化。至今為止,在中國(guó)歷史上有留下記載的四代計(jì)時(shí)器分別為:日晷、沙漏、機(jī)械鐘、石英鐘。目前在中國(guó)市場(chǎng)上,大多數(shù)家庭使用的普通時(shí)鐘即為石英鐘。
本設(shè)計(jì)采用可編程芯片和Verilog HDL語(yǔ)言進(jìn)行軟硬件設(shè)計(jì),不但可使硬件大為簡(jiǎn)化,而且穩(wěn)定性明顯提高。
由于可編程芯片的頻率精度可達(dá)到50 MHz,因而計(jì)時(shí)精度很高。最大為1小時(shí),精度要求為0.01秒,當(dāng)?shù)褂?jì)時(shí)間為0的時(shí)候能夠報(bào)警,要求能在數(shù)碼管上面正確顯示。在完成基本要求的基礎(chǔ)上,可進(jìn)一步增加功能、提高性能。
系統(tǒng)需要完成的主要功能是分頻、校時(shí)、復(fù)位、計(jì)時(shí)、顯示,將其分別實(shí)現(xiàn)。定時(shí)器的核心器件為EP2C35F672C6芯片,顯示采用6個(gè)7段數(shù)碼管,采用共陽(yáng)接法。
系統(tǒng)設(shè)計(jì)
分頻校時(shí)模塊是對(duì)外部來(lái)的27MHZ的頻率進(jìn)行轉(zhuǎn)化。半點(diǎn)整點(diǎn)報(bào)時(shí)模塊則是在分鐘顯示為0的時(shí)候,分別亮紅LED0。計(jì)數(shù)器模塊則是對(duì)時(shí)分秒的邏輯定義和計(jì)數(shù)。顯示模塊則包括數(shù)碼管譯碼和將OUT0到OUT6先顯示到數(shù)碼管上。設(shè)計(jì)時(shí)可將外部的時(shí)鐘信號(hào)clk輸入進(jìn)分頻模塊,此時(shí)系統(tǒng)通過(guò)分頻將輸出控制信號(hào)div,以控制秒位。而秒位產(chǎn)生的進(jìn)位信號(hào)ss則能夠控制分位。分位的進(jìn)位信號(hào)sm又能控制時(shí)位,這樣就形成了電子時(shí)鐘。在計(jì)數(shù)的同時(shí)將分秒每位輸出送到譯碼器。譯碼器模塊可對(duì)輸入的四位進(jìn)行譯碼,在6個(gè)七段數(shù)碼管上顯示出來(lái)。
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