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      電子發(fā)燒友網(wǎng)>電子資料下載>模擬數(shù)字>CMOS集成電路片上靜電放電防護器件的設(shè)計

      CMOS集成電路片上靜電放電防護器件的設(shè)計

      2011-12-16 | pdf | 2.01 MB | 次下載 | 免費

      資料介紹

      ?

      靜電放電（ESD）在集成電路產(chǎn)業(yè)中造成的電路失效占有相當(dāng)大的比重。隨著電路的集成度增加、柵氧厚度減薄、多電源、混合信號模塊在復(fù)雜電路中的運用、更大的芯片寄生電容和更高的工作頻率，這些都會導(dǎo)致先進器件和電路對ESD 更加敏感。因此只有弄清楚各種工藝下ESD 現(xiàn)象的機理，ESD 防護問題才能得到更好的解決。所以集成電路ESD 防護的研究具有重要意義。
      本研究旨在提高CMOS 工藝下片上ESD 防護能力。針對多種深亞微米工藝，設(shè)計了ESD 防護器件結(jié)構(gòu)，測試分析了各種結(jié)構(gòu)的ESD 防護能力
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