前面已經(jīng)講述了VHDL語(yǔ)法和建模，VHDL程序作為硬件的描述語(yǔ)言，可以實(shí)現(xiàn)仿真測(cè)試，包括RTL門(mén)級(jí)仿真和布線(xiàn)布局后仿真。通過(guò)仿真，可以很容易驗(yàn)證VHDL程序以及其描述硬件的正確性。本章將講述如何建立VHDL程序的仿真模型和平臺(tái)，以及ⅤHDL語(yǔ)言的具體仿真過(guò)程

　　1HDL仿真概述當(dāng)使用ⅤHDL設(shè)計(jì)的數(shù)字邏輯電路更復(fù)雜時(shí)，則仿真驗(yàn)證就非常重要，是保證一個(gè)項(xiàng)目設(shè)計(jì)成功的重要方法。在實(shí)際仿真中，需要一個(gè)ⅤHDL仿真器來(lái)實(shí)現(xiàn)，目前有很多功能強(qiáng)大的仿真器，而 Mentor Graphics的 Modelsim是應(yīng)用最廣泛的仿真器之一，本節(jié)將以Modelsim61為仿真工具軟件來(lái)講述HDL的仿真操作。在編寫(xiě)好了ⅤHDL程序，并檢查了語(yǔ)法后，就可以進(jìn)行ⅤHDL程序的仿真操作。通過(guò)仿真驗(yàn)證，可以為后續(xù)的綜合和后續(xù)的布局布線(xiàn)節(jié)省更多的時(shí)間，從而保證項(xiàng)目的順序完成VHDL仿真器通常需要兩個(gè)輸入，即設(shè)計(jì)的描述（項(xiàng)目的VHDL程序）和驅(qū)動(dòng)設(shè)計(jì)的激勵(lì)。有時(shí)候，設(shè)計(jì)項(xiàng)目的VHDL程序本身可能是一個(gè)自激勵(lì)的程序，不需要外部的激勵(lì)但是在大多數(shù)情況下，設(shè)計(jì)工程師需要開(kāi)發(fā)出與設(shè)計(jì)項(xiàng)目的ⅤHDL程序相對(duì)應(yīng)的激勵(lì)程序，這個(gè)激勵(lì)程序就是測(cè)試平臺(tái)文件（ Test Bench）為了對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行仿真，在完成了項(xiàng)目的ⅤHDL程序開(kāi)發(fā)后，必須編寫(xiě)其測(cè)試平臺(tái)文件。仿真工具會(huì)加載ⅤHDL測(cè)試平臺(tái)文件和原項(xiàng)目文件，然后進(jìn)行編譯仿真，從而實(shí)現(xiàn)硬件的仿真驗(yàn)證。測(cè)試平臺(tái)文件可以是一個(gè)簡(jiǎn)單ⅤHDL程序，它和需要仿真的項(xiàng)目文件的實(shí)體對(duì)應(yīng)，并且具有相應(yīng)的激勵(lì)信號(hào)即可。當(dāng)然測(cè)試平臺(tái)文件也可以是復(fù)雜的ⅤHDL程序它可以從磁盤(pán)文件中讀取數(shù)據(jù)并將測(cè)試結(jié)果輸出到屏幕或者保存到磁盤(pán)文件中仿真模型設(shè)計(jì)的基本結(jié)構(gòu)如圖6-1所示，頂層的描述包括兩個(gè)元件，即所測(cè)試的設(shè)計(jì)項(xiàng)目（ Design Under Test，DUT）元件和激勵(lì)驅(qū)動(dòng)器。這些元件之間通過(guò)設(shè)計(jì)項(xiàng)目的實(shí)體信號(hào)連接。仿真模型結(jié)構(gòu)的頂層并不包括任何外部端口，僅僅是連接兩個(gè)元件的內(nèi)部信號(hào)

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