在制程進(jìn)入深次微米世代之后，晶片（IC）設(shè)計(jì)的高復(fù)雜度及系統(tǒng)單晶片（SOC）設(shè)計(jì)方式興起。此一趨勢(shì)使得如何確保IC品質(zhì)成為今日所有設(shè)計(jì)從業(yè)人員不得不面臨之重大課題。靜態(tài)時(shí)序分析（Static Timing Analysis簡(jiǎn)稱(chēng)STA）經(jīng)由完整的分析方式判斷IC是否能夠在使用者的時(shí)序環(huán)境下正常工作，對(duì)確保IC品質(zhì)之課題，提供一個(gè)不錯(cuò)的解決方案。然而，對(duì)于許多IC設(shè)計(jì)者而言，STA是個(gè)既熟悉卻又陌生的名詞。本文將力求以簡(jiǎn)單敘述及圖例說(shuō)明的方式，對(duì)STA的基礎(chǔ)概念及其在IC設(shè)計(jì)流程中的應(yīng)用做詳盡的介紹。

　　什么是STA？

　　STA的簡(jiǎn)單定義如下：套用特定的時(shí)序模型（Timing Model），針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制（Timing Constraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。

　　先來(lái)看看Path-Based這種分析方式。如圖一所示，訊號(hào)從A點(diǎn)及B點(diǎn)輸入，經(jīng)由4個(gè)邏輯閘組成的電路到達(dá)輸出Y 點(diǎn)。套用的Timing Model標(biāo)示在各邏輯閘上，對(duì)于所有輸入端到輸出端都可以找到相對(duì)應(yīng)的延遲時(shí)間。而使用者給定的Timing Constraint為：

　　1. 訊號(hào)A到達(dá)電路輸入端的時(shí)間點(diǎn)為2（AT=2，AT為Arrival Time）。

　　2. 訊號(hào)B到達(dá)電路輸入端的時(shí)間點(diǎn)為5（AT=5）。

　　3. 訊號(hào)必須在時(shí)間點(diǎn)10之前到達(dá)輸出端Y（RT=10，RT為Required Time）。

　　現(xiàn)在我們針對(duì)P1及P2兩條路徑（Path）來(lái)做分析。P1的起始點(diǎn)為A，訊號(hào)到達(dá)時(shí)間點(diǎn)為2。經(jīng)過(guò)第1個(gè)邏輯閘之后，由于此閘有2單位的延遲時(shí)間，所以訊號(hào)到達(dá)此閘輸出的時(shí)間點(diǎn)為4（2+2）。依此類(lèi)推，訊號(hào)經(jīng)由P1到達(dá)輸出Y的時(shí)間點(diǎn)為7（2+2+3）。在和上述第三項(xiàng)Timing Constraint比對(duì)之后，我們可以得知對(duì)P1這個(gè)路徑而言，時(shí)序（Timing）是滿(mǎn)足使用者要求的。

　　按照同樣的方式可以得到訊號(hào)經(jīng)由路徑B到達(dá)輸出Y的時(shí)間點(diǎn)為11（5+1+3+2），照樣和上述第三項(xiàng)Timing Constraint比對(duì)，我們可以得知對(duì)P2這個(gè)路徑而言，Timing是不滿(mǎn)足使用者要求的。

　　對(duì)圖一的設(shè)計(jì)而言，總共有6個(gè)訊號(hào)路徑。對(duì)于采用Path-Based分析方式的STA軟體來(lái)說(shuō)，它會(huì)對(duì)這6個(gè)訊號(hào)路徑作逐一的分析，然后記錄下結(jié)果。IC設(shè)計(jì)者藉由檢視其分析報(bào)告的方式來(lái)判斷所設(shè)計(jì)的電路是否符合給定的Timing Constraint。由于最常用來(lái)做靜態(tài)時(shí)序分析驗(yàn)證核可（STA Signoff）的EDA軟

　　體PrimeTime？采用Path-Based的分析方式，所以本文將以Path-Based的分析方式介紹為主。