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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>ALTERA系列的FPGA時(shí)序分析

      ALTERA系列的FPGA時(shí)序分析

      2021-01-08 | rar | 0.86 MB | 次下載 | 免費(fèi)

      資料介紹

      　　一、基本時(shí)序路徑

      　　1.FPGA內(nèi)部來(lái)說(shuō)，常見(jiàn)的基本時(shí)序路徑（即靜態(tài)時(shí)序分析對(duì)象）有以下四類：

      　?。?）內(nèi)部寄存器之間的時(shí)序路徑，即reg2reg

      　?。?）輸入引腳到內(nèi)部寄存器的時(shí)序路徑，即pin2reg

      　?。?）內(nèi)部寄存器到到輸引腳的時(shí)序路徑，即reg2pin

      　　（4）輸入引腳到輸出引腳的時(shí)序路徑，即pin2pin

      　　其中前三類路徑是和內(nèi)部寄存器reg和時(shí)鐘CLK有關(guān)的，因此還需關(guān)注內(nèi)部數(shù)據(jù)信號(hào)與時(shí)鐘鎖存沿的建立時(shí)間和保存時(shí)間（具體見(jiàn)時(shí)序分析一），而最后一類信號(hào)的傳輸通常不經(jīng)過(guò)時(shí)鐘，因此它的約束也相對(duì)簡(jiǎn)單一些，一般直接約束pin2pin的延時(shí)值得范圍即可。（另有一種說(shuō)法是以上的時(shí)序分析都是針對(duì)時(shí)鐘驅(qū)動(dòng)的電路進(jìn)行的，并且分析對(duì)象均為‘寄存器-寄存器對(duì)’，把引腳pin看作是在引腳外部虛擬一個(gè)寄存器做為分析對(duì)象，其實(shí)怎么看都行）

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