我常年擔(dān)任多個(gè)有關(guān) FPGA 學(xué)習(xí)研討的 QQ 群管理員，長期以來很多新入群的菜鳥們總是在重復(fù)的問一些非常簡單但是又讓新手困惑不解的問題。作為管理員經(jīng)常要給這些菜鳥們普及基礎(chǔ)知識，但是非常不幸的是很多菜鳥懷著一種浮躁的心態(tài)來學(xué)習(xí) FPGA，總是急于求成。再加上國內(nèi)大量有關(guān) FPGA 的垃圾教材的誤導(dǎo)，所以很多菜鳥始終無法入門。為什么大量的人會覺得 FPGA 難學(xué)？詳細(xì)講一下菜鳥覺得 FPGA 難學(xué)的幾大原因：

　　1、不熟悉 FPGA 的內(nèi)部結(jié)構(gòu)，不了解可編程邏輯器件的基本原理。 FPGA 為什么是可以編程的？恐怕很多菜鳥不知道，他們也不想知道。因?yàn)樗麄冇X得這是無關(guān)緊要的。他們潛意識的認(rèn)為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到 Verilog 或者 VHDL 就像看到 C 語言或者其它軟件編程語言一樣。一條條的讀，一條條的分析。如果這些菜鳥們始終拒絕去了解為什么 FPGA 是可以編程的，不去了解 FPGA 的內(nèi)部結(jié)構(gòu)，要想學(xué)會 FPGA 恐怕是天方夜譚。雖然現(xiàn)在 EDA 軟件已經(jīng)非常先進(jìn)，像寫軟件那樣照貓畫虎也能綜合出點(diǎn)東西，但也許只有天知道 EDA 軟件最后綜合出來的到底是什么。也許點(diǎn)個(gè)燈，跑個(gè)馬還行。這樣就是為什么很多菜鳥學(xué)了N 久以后依然是一個(gè)菜鳥的原因。那么 FPGA 為什么是可以“編程”的呢？首先來了解一下什么叫“程”。啟示“程”只不過是一堆具有一定含義的 01 編碼而已。編程，其實(shí)就是編寫這些 01 編碼。只不過我們現(xiàn)在有了很多開發(fā)工具，通常都不是直接編寫這些 01 編碼，而是以高級語言的形式來編寫，最后由開發(fā)工具轉(zhuǎn)換為這種 01 編碼而已。對于軟件編程而言，處理器會有一個(gè)專門的譯碼電路逐條把這些 01 編碼翻譯為各種控制信號，然后控制其內(nèi)部的電路完成一個(gè)個(gè)的運(yùn)算或者是其它操作。所以軟件是一條一條的讀，因?yàn)檐浖牟僮魇且徊揭徊酵瓿傻?。?FPGA 的可編程，本質(zhì)也是依靠這些 01 編碼實(shí)現(xiàn)其功能的改變，但不同的是 FPGA 之所以可以完成不同的功能，不是依靠像軟件那樣將 01 編碼翻譯出來再去控制一個(gè)運(yùn)算電路， FPGA 里面沒有這些東西。FPGA 內(nèi)部主要三塊：可編程的邏輯單元、可編程的連線和可編程的 IO 模塊。可編程的邏輯單元是什么？

　　其基本結(jié)構(gòu)某種存儲器（ SRAM 、FLASH 等）制成的 4 輸入或 6 輸入 1 輸出地“真值表”加上一個(gè) D 觸發(fā)器構(gòu)成。任何一個(gè) 4 輸入 1 輸出組合邏輯電路，都有一張對應(yīng)的“真值表”，同樣的如果用這么一個(gè)存儲器制成的 4 輸入 1 輸出地“真值表”，只需要修改其“真值表”內(nèi)部值就可以等效出任意 4 輸入 1 輸出的組合邏輯。這些“真值表”內(nèi)部值是什么？就是那些 01 編碼而已。如果要實(shí)現(xiàn)時(shí)序邏輯電路怎么辦？這不又 D 觸發(fā)器嘛，任何的時(shí)序邏輯都可以轉(zhuǎn)換為組合邏輯+D 觸發(fā)器來完成。但這畢竟只實(shí)現(xiàn)了 4 輸入 1 輸出的邏輯電路而已，通常邏輯電路的規(guī)模那是相當(dāng)?shù)拇笈?。那怎么辦呢？這個(gè)時(shí)候就需要用到可編程連線了。在這些連線上有很多用存儲器控制的鏈接點(diǎn)，通過改寫對應(yīng)存儲器的值就可以確定哪些線是連上的而哪些線是斷開的。這就可以把很多可編程邏輯單元組合起來形成大型的邏輯電路。最后就是可編程的 IO ，這其實(shí)是 FPGA 作為芯片級使用必須要注意的。