本設(shè)計為24 小時時鐘設(shè)計， 具有時、分、秒計數(shù)顯示功能， 以24 小時循環(huán)計時的時鐘電路；具有時、分校準(zhǔn)以及清零的功能。

　　本設(shè)計采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計文件，在 QUARTUⅡS工具軟件環(huán)境下，采用自頂向下的設(shè)計方法，由各個基本模塊共同構(gòu)建了一個基于FPGA的數(shù)字鐘。

　　系統(tǒng)由主控模塊、分頻模塊、譯碼模塊以及顯示組成。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證， 本系統(tǒng)能夠完成時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的清零功能。

　　本設(shè)計主要研究基于FPGA的數(shù)字鐘，要求時間以24 小時為一個周期， 顯示時、分、秒。采用10KHZ的基準(zhǔn)信號產(chǎn)生1S的基準(zhǔn)時間， 秒的個位加到10 就向秒的十位進一，秒的十位加到6 就向分的個位進一，分的個位加到10 就向分的十位進一， 分的十位加到6 就向時進一。該時鐘具有清零功能， 可以對時、分及秒進行清零，為了保證計時的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時間基準(zhǔn)信號。

　　該系統(tǒng)是基于FPGA的設(shè)計，采用VHDL進行系統(tǒng)功能描述， 采用自頂向下的設(shè)計方法，用 QUARTUⅡS軟件進行仿真測試。

　　振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號， 作為數(shù)字鐘的時間基準(zhǔn)， 然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒的個位到9 時，十位加1，同時個位歸零，若十位為5 時，則十位也歸零；分和秒一致；時的個位到9 時，十位小于2 時加1，同時個位歸零，若個位到3，十位為2 時，則個位和十位都歸零。

　　一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法： 分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是 TOP DOW（N自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)計只是定義系統(tǒng)的行為特征， 可以不涉及實現(xiàn)工藝， 因此還可以在廠家綜合庫的支持下， 利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖