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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用CPLD和Flas實(shí)現(xiàn)FPGA快速配置電路的設(shè)計(jì)

      如何使用CPLD和Flas實(shí)現(xiàn)FPGA快速配置電路的設(shè)計(jì)

      2018-10-24 | rar | 0.19 MB | 次下載 | 免費(fèi)

      資料介紹

      　　介紹了采用CPLD和Flash器件對(duì)FPGA 實(shí)現(xiàn)快速并行配置，并給出了具體的硬件電路設(shè)計(jì)和關(guān)鍵模塊的內(nèi)部編程思路。

      　　基于SRAM工藝的FPGA（現(xiàn)場(chǎng)可編程門陣列）具有集成度高、邏輯功能強(qiáng)等特點(diǎn)；應(yīng)用FPGA進(jìn)行數(shù)字電路設(shè)計(jì)，不但能減小電路的體積，提高系統(tǒng)運(yùn)行的可靠性，而且其先進(jìn)的開發(fā)工具可使電路設(shè)計(jì)和系統(tǒng)調(diào)試周期大大縮短；FPGA可無(wú)限次重復(fù)擦寫，可使數(shù)字系統(tǒng)在線重新配置，設(shè)計(jì)更加靈活，功能更加強(qiáng)大。且易于更改和升級(jí)。由于FPGA中靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）掉電后數(shù)據(jù)會(huì)丟失，系統(tǒng)每次上電后需重新配置數(shù)據(jù)。如何快速、高效地將配置數(shù)據(jù)寫入目標(biāo)器件，并且保證其在掉電后再次上電能自動(dòng)可靠地恢復(fù)配置，就成為整個(gè)系統(tǒng)的關(guān)鍵所在。本文就基于CPLD的FPGA并行數(shù)據(jù)配置方法和配置電路的設(shè)計(jì)進(jìn)行初步的研究，并給出具體的硬件電路設(shè)計(jì)和關(guān)鍵模塊的內(nèi)部編程思路。

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