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學(xué)習(xí) Verilog HDL 和 FPGA 之間，始終會(huì)出現(xiàn)一組群體，他們都是徘徊在學(xué)習(xí)的邊緣。在他們的心中一直回響著這樣的一個(gè)問(wèn)題：“我在學(xué)什么，為什么不管我怎么學(xué)，我都沒(méi)有實(shí)感 ... ” 沒(méi)錯(cuò)這就是初學(xué) Verilog HDL + FPGA 的心聲。在眾多的 Verilog HDL 參考書(shū)，隱隱約約會(huì)會(huì)出現(xiàn)這樣的一個(gè)“建模”。建模在 VerilogHDL 的世界里是一個(gè)重要的基礎(chǔ)，筆者始終無(wú)法明白，為什么參考書(shū)們?cè)趺炊疾桓是樵?/span>的好好描述它們。“建模”顧名思義就是“模塊建立”的省略。FPGA 的邏輯資源，好比樂(lè)高的積木，要組合樂(lè)高就是需要工具，那 Verilog HDL 就是 FPGA 建模的工具。
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