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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的嵌入式CPU的VHDL建模和設(shè)計(jì)

      基于FPGA的嵌入式CPU的VHDL建模和設(shè)計(jì)

      2011-06-27 | pdf | 211 KB | 次下載 | 免費(fèi)

      資料介紹

      ?

      目前，基于FPGA 的嵌入式CPU核的設(shè)計(jì)已成為SOC設(shè)計(jì)的重要部分．提出一種嵌入式CPU核的VHDI 行為建模方法，與傳統(tǒng)的基于電路結(jié)構(gòu)建模的CPU核的設(shè)計(jì)方法不同，新的VHDI 建摸方法是基于指令對(duì)數(shù)據(jù)流流通控制行為的描述．使用這種方法可以快速建創(chuàng)建兼容已有指令集的CPU核的VHDL模型，易于修改，提高設(shè)計(jì)效率．同時(shí)介紹了兼容8051單片機(jī)指令的CPU 的vHDL設(shè)計(jì)例子，并給出使用ISE7．1工具在Xilinx的Sparten 3器件上進(jìn)行綜合實(shí)現(xiàn)CPU核設(shè)計(jì)的結(jié)果和使用Modesim6．0工具進(jìn)行指令操作仿真的結(jié)果．仿真的結(jié)果顯示該建模方法是可行的，設(shè)計(jì)的CPU核可以運(yùn)行在125 MHZ時(shí)鐘工作頻率，指令執(zhí)行速度超過(guò)40 MIPS．
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