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IP核生成器生成ip后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè)asyn_fifo的核，則asyn_fifo.veo給出了例化該核方式（或者在Edit－>Language Template->COREGEN中找到verilog/VHDL的例化方式）。asyn_fifo.v是該核的行為模型，主要調(diào)用了xilinx行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在ISE中點(diǎn)中該核，在對(duì)應(yīng)的processes窗口中運(yùn)行“View Verilog Functional Model”即可查看該.v文件）。如下圖所示。
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