顯微圖像處理是數(shù)字圖像處理的一個重要研究領域，隨著其技術的不斷發(fā)展，已經(jīng)在材料、生物、醫(yī)學等領域得到了廣泛應用。目前的顯微圖像處理通常利用圖像采集系統(tǒng)將顯微圖像采集到計算機中再進行圖像處理，這樣，雖然運算速度高，但體積龐大、不便于攜帶，有一定的局限性。因此，采用數(shù)字圖像處理技術和DSP技術實現(xiàn)顆粒顯微圖像的高效、快速、全面的統(tǒng)計與測量，具有重要的實用價值和廣闊的應用前景。
　　本文提出并設計了一種基于DSP和FPGA的嵌入式顯微圖像采集處理系統(tǒng)，如圖1所示。其中，圖像采集與處理裝置是整個系統(tǒng)的關鍵部件，它以DSP和FPGA為核心，DSP作為中央處理器負責圖像濾波、閾值分割及目標的數(shù)目、直徑及面積等統(tǒng)計處理，通過FPGA完成各種接口邏輯和時序匹配，并配以大容量存儲器用于圖像的存儲。DSP芯片體積小，運算速度快，使用靈活方便；FPGA具有在系統(tǒng)可編程和控制邏輯實現(xiàn)靈活的特點。因此，既能夠滿足處理的快速性，又能滿足小型化便于攜帶的要求。
　　
　　1 系統(tǒng)硬件平臺設計
　　基于視頻圖像處理的顯微圖像處理系統(tǒng)的性能，在很大程度上依賴于其硬件處理單元的結構和性能。本系統(tǒng)所采用的硬件結構主要由5大模塊組成：DSP核心處理單元、視頻圖像采集與存儲模塊、字符與圖形迭加單元、通訊與用戶交互接口模塊、電源模塊。系統(tǒng)電路框圖如圖2所示。
　　
　　圖2 嵌入式顯微圖像處理系統(tǒng)硬件結構框圖
　　系統(tǒng)的工作過程為：系統(tǒng)上電后，DSP執(zhí)行BOOTLOAD程序，將用戶程序代碼從外部Flash load到內部程序存儲器，并執(zhí)行A/D、字符迭加等初始化操作。視頻采集與轉換模塊將CCD攝像機輸出的模擬視頻信號轉換為數(shù)字圖像數(shù)據(jù)并存儲在RAM中，在一場圖像采集完畢后，由場同步信號通過FPGA以中斷方式通知DSP，DSP從RAM中讀取圖像，并負責完成圖像濾波、分割、測量等各種處理算法，將測量結果通過字符圖形迭加單元顯示在監(jiān)視器屏幕上，也可以根據(jù)需要由通訊接口模塊傳送給主機。各種接口邏輯與時序控制通過在FPGA器件內部編程實現(xiàn)。
　　模擬視頻信號分為兩路：一路經(jīng)A/D轉換為數(shù)字圖像信號，另一路則與視頻疊加芯片MAX442和字符疊加芯片μD6453進行圖形和字符的疊加顯示。這里采用Philips公司的SAA7111A作為視頻A/D解碼芯片，它將CCD攝像機輸出的模擬視頻信號轉換為數(shù)字圖像數(shù)據(jù)，并在FPGA的控制下存儲在RAM中，同時產生行同步信號HS、場同步信號VS、奇偶場標志信號RTS0以及像素時鐘信號LLC2。MAX442是一個雙通道視頻信號放大器，增益帶寬高達140MHz。μPD6453為NEC公司生產的用于視頻設備中的字符發(fā)生芯片。待顯示的字符和圖形與CCD攝像機輸出的原始圖像一起疊加顯示在監(jiān)視器屏幕上。
　　在圖像采集過程中，視頻解碼芯片SAA7111A按像素逐點輸出4:2：2的YUV格式的數(shù)字圖像數(shù)據(jù)。該格式中，每幀圖像的分辨率為720×576，即每行有720個像素點，每幀576行，由于一幀圖像是由奇、偶兩場圖像組成的，因此每場圖像有288行。為了處理方便，每場采集的圖像大小為512×256，即每行采集512個像素，每場（奇場或偶場）采集256行，通過在FPGA中編程實現(xiàn)像素延時和行延時，選擇每行中間的512個像素和每場中間的256行。