摘 要：介紹了一種利用USB2.0的高速傳輸特性，基于USB和DSP的數(shù)據(jù)采集系統(tǒng)。詳細(xì)論述了系統(tǒng)的總體結(jié)構(gòu)、部分硬件設(shè)計(jì)，并簡要敘述了相應(yīng)固件程序的實(shí)現(xiàn)。
　　關(guān)鍵詞：USB DSP FPGA 高速傳輸
　　測量儀器一般由數(shù)據(jù)采集、數(shù)據(jù)分析和顯示三部分組成，而數(shù)據(jù)分析和顯示可以由PC機(jī)的軟件來完成，因此只要額外提供一定的數(shù)據(jù)采集硬件就可以和PC機(jī)組成測量儀器。這種基于PC機(jī)的測量儀器被稱為虛擬儀器［1］。而在一些數(shù)據(jù)量比較大、采集時(shí)間比較長的場合，就需要采用高速的數(shù)據(jù)傳輸通道?；谔摂M儀器的思想和高速傳輸通道的要求，設(shè)計(jì)了一種基于DSP和USB2.0的高速數(shù)據(jù)傳輸接口。
　　1 數(shù)據(jù)采集系統(tǒng)硬件
　　數(shù)據(jù)采集系統(tǒng)由A/D數(shù)據(jù)采集單元、USB從接口單元、U盤讀寫單元組成。硬件原理圖如圖1所示。被測信號(hào)經(jīng)A/D轉(zhuǎn)換后寫入FIFO中；當(dāng)FIFO數(shù)據(jù)半滿后，產(chǎn)生中斷，通知DSP進(jìn)行數(shù)據(jù)壓縮處理；DSP把壓縮好的數(shù)據(jù)依次寫入U(xiǎn)SB接口芯片的4個(gè)從FIFO中，4個(gè)從FIFO對應(yīng)USB的4個(gè)端點(diǎn)，DSP一邊寫入數(shù)據(jù)，已寫滿的從FIFO就一邊通過相應(yīng)端點(diǎn)由SIE把數(shù)據(jù)發(fā)送到上位機(jī)，上位機(jī)一邊把收到的數(shù)據(jù)通過多線程存儲(chǔ)到硬盤中，一邊把數(shù)據(jù)解壓并把波形實(shí)時(shí)顯示出來。對于少量的數(shù)據(jù)，可以存儲(chǔ)到U盤，送回PC機(jī)進(jìn)行分析顯示。
　　
　　1.1 A/D采集模塊
　　作為單通道輸入的MAX1189，主要控制信號(hào)有CS、R/C（Read/Conversion）、EOC（End of Conversion）。圖2為MAX1189的時(shí)序圖［2］。如圖2所示，每個(gè)采樣周期長達(dá)CS信號(hào)的三個(gè)周期。在第一個(gè)CS信號(hào)的下降沿，如果R/C為低電平，也就進(jìn)入了應(yīng)答模式，這是開始采樣前必須的準(zhǔn)備工作。為了適應(yīng)不同的輸入極性要求，MAX1189的內(nèi)部參考電壓可以在每次轉(zhuǎn)換結(jié)束后進(jìn)行設(shè)置，這是通過在第二個(gè)CS下降沿時(shí)，R/C的高低電平變化來控制的，非常簡便。低電平時(shí)，ADC內(nèi)部參考電壓無需進(jìn)行轉(zhuǎn)換，這樣在開始下一個(gè)周期的轉(zhuǎn)換時(shí)無需等待電壓的變化。高電平時(shí)，內(nèi)部參考電壓會(huì)進(jìn)行調(diào)變，這樣在開始下一周期的轉(zhuǎn)換時(shí)需要等待大約12？滋s的時(shí)間。在CS信號(hào)的第三個(gè)下降沿，EOC信號(hào)變?yōu)榈碗娖?，表示采樣結(jié)束，此時(shí)R/C信號(hào)為高電平，會(huì)把采樣數(shù)據(jù)放到總線上，這樣就完成了一個(gè)周期的采樣。采樣模塊的控制信號(hào)是由FPGA控制的。
　　
　　1.2 DSP與FIFO的連接
　　主處理器DSP既要控制采集，又要完成數(shù)據(jù)的處理和傳輸，因此數(shù)據(jù)采集模塊采集來的數(shù)據(jù)不能直接傳送給DSP，這會(huì)極大影響DSP的處理效率。解決辦法是利用數(shù)據(jù)緩沖器如雙口RAM、FIFO等，對數(shù)據(jù)進(jìn)行適度緩存，當(dāng)緩存的數(shù)據(jù)量達(dá)到一個(gè)設(shè)定值時(shí)，可以通知CPU進(jìn)行一次高速數(shù)據(jù)傳輸，將緩存的數(shù)據(jù)一次性地讀入。在設(shè)計(jì)中采用了緩沖，較好地解決了采集端與處理端的速度匹配問題。
　　FIFO的讀寫由各自的控制時(shí)鐘FIFOR和FIFOW控制，寫時(shí)鐘與采樣時(shí)鐘同步，讀時(shí)鐘與DSP處理數(shù)據(jù)的時(shí)序有關(guān)。當(dāng)FIFO半滿后，F(xiàn)PGA會(huì)根據(jù)FIFOHF、FIFOE/F、FIFOPAFE的相應(yīng)位判斷FIFO是否半滿，F(xiàn)PGA便向DSP發(fā)出中斷請求。本設(shè)計(jì)中采用外部中斷的EXTINT3來作為FIFO緩沖數(shù)據(jù)的DMA傳輸觸發(fā)事件。DSP響應(yīng)FPGA中斷請求，讀取數(shù)據(jù)進(jìn)行數(shù)據(jù)壓縮。當(dāng)DSP數(shù)據(jù)處理速度跟不上采集數(shù)據(jù)速度時(shí)，F(xiàn)IFO就會(huì)全滿，F(xiàn)PGA根據(jù)FIFOHF、FIFOE/F、FIFOPAFE相應(yīng)位狀態(tài)判斷到FIFO已全滿，于是向USB接口芯片單片機(jī)發(fā)出最高級(jí)中斷請求，通知系統(tǒng)數(shù)據(jù)己溢出，采集發(fā)生嚴(yán)重錯(cuò)誤。
　　1.3 USB從接口電路
　　USB從接口單元采用CYPRESS的CY7C68013芯片。如圖3所示，USB接口芯片CY7C68013由3.3V電源供電。PAO/INTO#選擇INTO工作方式，其中斷級(jí)別最高，當(dāng)FIFO全滿造成數(shù)據(jù)溢出導(dǎo)致數(shù)據(jù)采集發(fā)生嚴(yán)重錯(cuò)誤時(shí)，該中斷請求發(fā)生，系統(tǒng)通知數(shù)據(jù)溢出錯(cuò)誤，并停止數(shù)據(jù)采集。RESET#為USB接口芯片復(fù)位輸入。