引言
　　隨著現(xiàn)代電子技術(shù)的應(yīng)用和發(fā)展，數(shù)字信號(hào)處理的內(nèi)容日益復(fù)雜，而ADC是實(shí)現(xiàn)從模擬到數(shù)字轉(zhuǎn)換的一個(gè)必然過(guò)程。針對(duì)這種情況，利用數(shù)字信號(hào)處理器和可編程邏輯器件提出了多路ADC系統(tǒng)的設(shè)計(jì)方法，實(shí)現(xiàn)了對(duì)動(dòng)態(tài)多路模擬輸入信號(hào)的采樣傳輸以及處理，簡(jiǎn)化了電路設(shè)計(jì)，可編程邏輯器件使得系統(tǒng)的通用性和可移植性得到良好的擴(kuò)展。系統(tǒng)框圖如圖1所示。
　　系統(tǒng)硬件設(shè)計(jì)
　　本設(shè)計(jì)所采用的ADC器件是MAXIM公司的生產(chǎn)的低功耗16位模數(shù)轉(zhuǎn)換器（ADC）MAX1162。MAX1162采用逐次逼近型ADC結(jié)構(gòu)，具有自動(dòng)關(guān)斷、1.1μs快速喚醒和兼容于SPI/QSPI/MICROWIRE的高速接口，采用+5V單模擬電源，并且具有獨(dú)立的數(shù)字電源引腳，允許芯片直接和+2.7～+5.25V的數(shù)字邏輯接口。REF引腳接外部參考電壓，用于設(shè)定模擬輸入電壓范圍，與模擬地之間連接一個(gè)4.7μF的電解電容；AVDD引腳是+5V電源供應(yīng)輸入端，與模擬地之間接一個(gè)0.1μF的電容；AGND是模擬地；CS是片選輸入，低有效。當(dāng)為高時(shí)，系統(tǒng)處于斷電模式，由高變低時(shí)，激活系統(tǒng)到正常運(yùn)行模式，同時(shí)初始化一次轉(zhuǎn)換。本系統(tǒng)選擇作為AD的使能信號(hào)；SCLK是串行時(shí)鐘輸入，驅(qū)動(dòng)模數(shù)轉(zhuǎn)換進(jìn)程；DOUT是串行數(shù)據(jù)輸出，數(shù)據(jù)狀態(tài)在SCLK的下降沿改變；DGND是數(shù)字地；DVDD是數(shù)字電壓供應(yīng)，與數(shù)字地之間接一個(gè)0.1μF的電容；AIN是模擬信號(hào)輸入端。
　　該ADC系統(tǒng)的中央控制單元采用TI（德州儀器）公司的浮點(diǎn)數(shù)字信號(hào)處理器TMS320VC33-150，TMS320VC33的地址總線為24位，程序?qū)ぶ贩秶蛇_(dá)16M，數(shù)據(jù)總線為32位，內(nèi)部具有34K×32bit的SRAM，可根據(jù)需要映射在程序或數(shù)據(jù)空間，擁有一路串行口，可以構(gòu)成傳輸8、16、24、32位的數(shù)據(jù)，其傳輸模式可以設(shè)置為突發(fā)模式或者是連續(xù)模式。兩個(gè)32位的通用定時(shí)器，能夠用來(lái)按照規(guī)定的時(shí)間間隔與芯片內(nèi)部通信或者是和外部通信。
　　
　　本系統(tǒng)考慮到主要應(yīng)用在ADC中，所以就直接采用TMS320VC33的數(shù)據(jù)總線和地址總線，沒(méi)有再附加額外的電路，使得ADC的采樣速度和轉(zhuǎn)換精度得到良好的保證。同時(shí)還利用了INT2和XF0引腳，作為DSP接收數(shù)據(jù)的中斷信號(hào)和ADC的使能信號(hào)。INT2是外部中斷引腳，由外部的數(shù)據(jù)輸入觸發(fā)中斷；XF0即外部標(biāo)志輸出引腳，受軟件控制，可以用來(lái)向外部器件發(fā)送信號(hào)，該引腳的狀態(tài)由I/O標(biāo)志寄存器決定，IOF=0X22，即置XF0為通用目的輸出引腳，同時(shí)該引腳輸出0；若IOF=0X26，則置XF0為通用目的輸出引腳，同時(shí)該引腳輸出為1。本系統(tǒng)利用軟件指令對(duì)XF0進(jìn)行置高置低，控制ADC的啟動(dòng)轉(zhuǎn)換和停止。
　　EMP7512AE基于EEPROM技術(shù)，采用多電壓I/O接口技術(shù)，系統(tǒng)內(nèi)核供應(yīng)電壓為3.3V，而I/0引腳與2.5V、3.3V、5.0V邏輯電平相互兼容。EPM7512AE有10 000個(gè)可用門、512個(gè)宏單元、32個(gè)邏輯陣列塊和212個(gè)用戶可用I/0引腳。CPLD在系統(tǒng)中的主要功能是：給ADC轉(zhuǎn)換提供時(shí)鐘信號(hào)，控制ADC轉(zhuǎn)換的使能和復(fù)位，由于采用的ADC芯片是串行輸出的，CPLD還實(shí)現(xiàn)對(duì)串行數(shù)據(jù)的輸入轉(zhuǎn)為并行數(shù)據(jù)的輸出，然后直接和TMS320VC33的數(shù)據(jù)總線相連接。同時(shí)CPLD產(chǎn)生脈沖信號(hào)，在ADC轉(zhuǎn)換完成后，數(shù)據(jù)暫存在CPLD中，該脈沖向CPU申請(qǐng)中斷，提示有數(shù)據(jù)需要接收。另外，CPLD的一個(gè)關(guān)鍵作用就是，實(shí)現(xiàn)路數(shù)的動(dòng)態(tài)選擇，目前設(shè)計(jì)的該系統(tǒng)最多路數(shù)為8路。CPLD和DSP及AD芯片的具體硬件連接圖如圖2所示。