超聲波檢測作為一種常用的無損檢測技術(shù)之一，具有穿透力強、設(shè)備簡單、檢測靈敏度高、使用方便和安全性好的優(yōu)點，在產(chǎn)品質(zhì)量控制、結(jié)構(gòu)完整性評估、部件剩余壽命預(yù)測等領(lǐng)域有著廣泛的應(yīng)用。它利用材料本身或內(nèi)部缺陷的聲學性質(zhì)對超聲波傳播的影響，非破壞性地探測材料內(nèi)部和表面的缺陷大小、形狀和分布狀況。隨著計算機技術(shù)和高速器件的不斷發(fā)展，超聲波信號的數(shù)字化采集和分析逐步代替了傳統(tǒng)的超聲探傷方式，而大規(guī)模集成電路與嵌入式控制技術(shù)的發(fā)展為設(shè)計高速、高可靠性、低功耗和低成本的超聲信號采集方案提供了可能性。

本文將FPGA技術(shù)和DSP單片系統(tǒng)設(shè)計技術(shù)結(jié)合起來，設(shè)計了一種新型四通道超聲探傷數(shù)據(jù)采集處理系統(tǒng)，由FPGA配合DSP并行地進行數(shù)據(jù)采集、處理和存儲工作，較好地解決了系統(tǒng)體積、功耗和處理速度等方面的矛盾。

1 系統(tǒng)總體設(shè)計方案

所設(shè)計的基于FPGA的數(shù)字化超聲探傷數(shù)據(jù)采集處理系統(tǒng)主要包括超聲發(fā)射接收單元、信號調(diào)理單元（包括放大、檢波、濾波）、模數(shù)（A/D）轉(zhuǎn)換單元、數(shù)據(jù)緩沖處理單元、數(shù)據(jù)存儲單元。其電路基本構(gòu)成如圖1所示：

圖1四通道數(shù)字超聲探傷數(shù)據(jù)采集處理電路原理圖

核心處理器DSP采用的是TMS320VC5402。該芯片是TI公司TMS320VC54X系列的DSP芯片，是為實現(xiàn)低功耗、高性能而專門設(shè)計的DSP芯片，主要應(yīng)用在通信、數(shù)據(jù)采集等系統(tǒng)中。該芯片采用CMOS制造工藝，屬于第七代DSP產(chǎn)品，它的工作頻率可以根據(jù)需要進行調(diào)整。FPGA選擇一片美國ALTERA公司的APEX20K系列EPF20K300EQC240-1，它有300000的門陣列資源，240個管腳，152個I/O口，輸入輸出電壓可以兼容5V、3.3V、2.5V，應(yīng)用VHDL語言進行編程控制。

超聲波探傷回波具有準周期特性，A/D器件對波形的采樣實際上只需要很少的一段時間。根據(jù)這一特點，我們采用了多通道時分復(fù)用技術(shù)。這一技術(shù)的核心思想是通過對模擬開關(guān)（MAX4141）的控制，依次對4個通道超聲波觸發(fā)和數(shù)據(jù)采樣，降低了系統(tǒng)成本，簡化了系統(tǒng)的控制電路。發(fā)射電路的激活是由FPGA來完成的，當FPGA輸出的同步控制脈沖加在某一發(fā)射電路上時，該發(fā)射電路便開始工作。超聲發(fā)射電路主要用于產(chǎn)生高壓窄脈沖信號（400V），此高壓窄脈沖信號加載在超聲探頭的壓電晶片上，將電能轉(zhuǎn)換為聲能（機械能）而產(chǎn)生超聲波信號。回波信號經(jīng)過通道選擇開關(guān)后，進行信號放大與濾波，然后在FPGA的控制下進行A/D轉(zhuǎn)換。采用一片高速ADC器件，依次完成各路數(shù)據(jù)的采集，采集的數(shù)據(jù)在FPGA內(nèi)壓縮處理后存入其內(nèi)部的雙端口RAM中，然后由微處理器讀取數(shù)據(jù)，然后存儲到硬盤中待分析。

2 信號調(diào)理電路

信號調(diào)理電路主要包括對射頻信號的檢波和前置濾波以及放大或衰減等。由于探頭輸出的缺陷信號很弱，現(xiàn)場的工作環(huán)境又很復(fù)雜，電源干擾、電磁輻射干擾很嚴重，因此對放大器的質(zhì)量要求很高，選擇AD公司AD603作為衰減器的主要器件。AD603具有線性分貝、噪聲低、頻帶寬、增益精度高、增益控制靈活等特點。采用三級放大，第1、2級放大器的增益范圍為-10dB-30dB，第3級的增益范圍為10dB-50dB，這樣衰減器增益在-10dB-110dB范圍內(nèi)變化，可以實現(xiàn)最大120dB的衰減量。放大器的增益由計算機輸入的增益控制信號實現(xiàn)自動調(diào)節(jié)。

3 A/D采樣控制

作為數(shù)據(jù)采集的關(guān)鍵部分，ADC芯片選用的是美國MAXIM公司生產(chǎn)的MAX1449芯片，該芯片是一種10位、105MSPS、單3.3V電源、低功耗的高速A/D芯片，采用差分輸入，帶有高寬帶采樣/保持的10階段流水線型結(jié)構(gòu)，采樣信號每半個時鐘周期通過一個流水線段，完成連續(xù)轉(zhuǎn)換到數(shù)據(jù)輸出共需5.5個時鐘周期。每次轉(zhuǎn)換結(jié)果都被輸入高速緩沖存儲器。在A/D轉(zhuǎn)換期間，高速緩沖存儲器的數(shù)據(jù)線和讀寫信號由FPGA內(nèi)部的采樣邏輯控制單元產(chǎn)生。

4 FPGA與DSP功能接口設(shè)計

對DSP而言，F(xiàn)PGA是DSP的外部I/O端口，由地址和I/O讀寫信號譯碼產(chǎn)生相應(yīng)的輸入輸出控制命令或?qū)ο鄳?yīng)的端口寄存器進行操作。FPGA與微處理器的接口主要是用來為FPGA傳遞控制參數(shù)。比如，每一采集過程中的采樣點數(shù)、采樣點壓縮比率、延時參數(shù)、增益值等?？刂茀?shù)的傳遞，使得該套系統(tǒng)可以適用于不同波形采集的要求，從而實現(xiàn)了智能化。FPGA在內(nèi)部通過對數(shù)據(jù)進行壓縮處理以后，將有用的波形數(shù)據(jù)信息逐個存儲于外部雙端口RAM中，以供數(shù)據(jù)存儲使用。

圖2 FPGA與DSP功能接口

5 數(shù)據(jù)壓縮處理

數(shù)據(jù)壓縮處理是對射頻信號高速采樣后進行前置處理的重要環(huán)節(jié)之一，需要在保持超聲回波信號基本特征前提下對采樣數(shù)據(jù)進行在線壓縮。而且要求壓縮后的數(shù)據(jù)與原始采樣信號的包絡(luò)相吻合，為此，我們在每次壓縮過程中，只取采樣所得的最大值，而舍棄其它采樣值。數(shù)據(jù)壓縮電路主要由壓縮比的存儲與計數(shù)，采樣前探頭前沿的延時存儲與計數(shù)，采樣控制，采樣比較與鎖存，壓縮比值計數(shù)，時序控制等電路組成。CPU將計算所得采樣數(shù)據(jù)壓縮比、探頭前沿延時計數(shù)值等數(shù)據(jù)送入數(shù)據(jù)壓縮電路中相應(yīng)的鎖存器，然后發(fā)出時序復(fù)位命令，發(fā)射，啟動探頭延時計數(shù)，延時到后啟動A/D采樣，同時壓縮比計數(shù)電路開始計數(shù)，在時鐘信號的控制下，每采樣一次，壓縮比計數(shù)器減1，并將當前采樣值與前次采樣值比較，如大于則保存，否則舍棄，直至壓縮比計數(shù)到零后得到一個有效的采樣數(shù)據(jù)。同時壓縮比計數(shù)器自動復(fù)位，重新開始計數(shù)。其工作流程如圖3所示。

圖3數(shù)據(jù)壓縮軟件流程圖

6實驗結(jié)果

超聲波探傷儀采用中心頻率為10MHz探頭、100MHz采樣頻率對一塊含有人為缺陷的試塊進行了A方式掃描，將原始數(shù)據(jù)和壓縮后數(shù)據(jù)保存下來，對原始信號波形（含噪聲）和最終壓縮處理后的信號波形作了對比，如圖4所示?？梢园l(fā)現(xiàn)，壓縮后的數(shù)據(jù)能夠很好的保留原始信號中的缺陷信息，滿足了實際需要。

圖4超聲探傷信號處理前后對比

本文作者創(chuàng)新點：采用了多通道時分復(fù)用技術(shù)，設(shè)計了一種基于DSP+FPGA結(jié)構(gòu)的四通道數(shù)字超聲檢測系統(tǒng)，在對波形采集的同時實現(xiàn)數(shù)據(jù)的壓縮，壓縮后的數(shù)據(jù)在時間上是均勻分布的，既保留了波形的形狀，又保證峰值點不丟失，為探傷結(jié)果的后續(xù)分析奠定了基礎(chǔ)。

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