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全棧芯片工程師

文章:96 被閱讀:25.8w 粉絲數(shù):30 關注數(shù):0 點贊數(shù):1

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低功耗設計之Power Switch Cell

CMOS電路中的功耗分為兩部分:靜態(tài)功耗和動態(tài)功耗;
的頭像 全棧芯片工程師 發(fā)表于 01-16 09:39 ?6283次閱讀
低功耗設計之Power Switch Cell

低功耗仿真實戰(zhàn)

將MVSIM_NATIVE_DEMO文件夾拷貝出來,如下所示,LP、LP_DVE、LP_LPA文件夾....
的頭像 全棧芯片工程師 發(fā)表于 12-29 11:48 ?1283次閱讀
低功耗仿真實戰(zhàn)

?低功耗SoC的PR設計淺析

全芯片UPF低功耗設計(含DFT設計)
的頭像 全棧芯片工程師 發(fā)表于 12-29 11:43 ?989次閱讀
?低功耗SoC的PR設計淺析

JTAG經典問題解析

請問,JTAG有5個端口,為什么Trst是可選的復位端口?
的頭像 全棧芯片工程師 發(fā)表于 12-27 10:30 ?1313次閱讀
JTAG經典問題解析

ISP圖像處理之YUV及CSC知識簡析

YUV是一種基本色彩空間,人眼對亮度比色度更敏感,所以亮度分量Y要比色度分量U、V重要。
的頭像 全棧芯片工程師 發(fā)表于 12-19 18:27 ?4220次閱讀
ISP圖像處理之YUV及CSC知識簡析

transition仿真出現(xiàn)錯誤如何解決

答:仿真Error報告如下:很明顯./tsdb_rtl/patterns下面有2個patters_s....
的頭像 全棧芯片工程師 發(fā)表于 12-19 09:20 ?853次閱讀
transition仿真出現(xiàn)錯誤如何解決

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真運行時將STD/IO/Macro門級verilog中....
的頭像 全棧芯片工程師 發(fā)表于 12-18 09:56 ?2047次閱讀
芯片后仿之SDF 3.0解析

圖像傳感器芯片壞點的原因

由于圖像傳感器芯片Pixel陣列存在工藝偏差及缺陷,因此會造成圖像上部分像素顯示錯誤,這些有缺陷的P....
的頭像 全棧芯片工程師 發(fā)表于 12-16 15:32 ?3373次閱讀
圖像傳感器芯片壞點的原因

DFT設計—MBIST算法測試

當SoC上有超過80%的芯片面積被各種形式的存儲器占用之時,存儲器的DFT測試已經變得非常重要。
的頭像 全棧芯片工程師 發(fā)表于 12-09 09:56 ?6846次閱讀
DFT設計—MBIST算法測試

淺談Verilog中casex語句

代碼如下,大家看到這個代碼有什么體會?綜合會有什么Warning?
的頭像 全棧芯片工程師 發(fā)表于 12-07 11:35 ?1827次閱讀
淺談Verilog中casex語句

訓練營:7天完成SoC的PR設計

小編獨立設計SoC/MCU/ISP芯片也被質疑,嘲笑。但也成功交付很多顆設計了,你只管拼命努力,讓別....
的頭像 全棧芯片工程師 發(fā)表于 12-07 10:55 ?1781次閱讀
訓練營:7天完成SoC的PR設計

芯片工程師的那些“黑話”

MPW :多項目晶圓,將多個使用相同工藝的集成電路設計放在同一晶圓片上流片,制造完成后,每個設計可以....
的頭像 全棧芯片工程師 發(fā)表于 12-05 10:07 ?1460次閱讀
芯片工程師的那些“黑話”

芯片功耗從28mW降到0.28mW 功耗降低98.9%!

低功耗設計后,功耗為0.285mW,功耗降低98.9%!
的頭像 全棧芯片工程師 發(fā)表于 11-29 10:19 ?974次閱讀
芯片功耗從28mW降到0.28mW 功耗降低98.9%!

低功耗isolation cell設計

低功耗架構設計需要前后端拉通規(guī)劃,前端設計有PMU功耗管理單元,比如A模塊電壓常開,B模塊電壓可關斷....
的頭像 全棧芯片工程師 發(fā)表于 11-24 12:29 ?1987次閱讀
低功耗isolation cell設計

高速接口MIPI DPHY配置task函數(shù)

景芯SoC訓練營有同學問Verdi如何加載task函數(shù)里面的波形,這里以高速圖像接口MIPI為例,給....
的頭像 全棧芯片工程師 發(fā)表于 11-18 16:59 ?1261次閱讀
高速接口MIPI DPHY配置task函數(shù)

芯片花了500萬投片,怎么定價呢

國內大部分公司都是采用40/28nm等工藝,一方面技術非常成熟,一方面成本可控,學員們不用一味追求高....
的頭像 全棧芯片工程師 發(fā)表于 11-14 15:38 ?4800次閱讀
芯片花了500萬投片,怎么定價呢

考慮x和z在verilog條件語句中的使用情況

首先,考慮x和z在verilog條件語句中的使用情況,然后我們再考慮在verilog中用x和z給其他....
的頭像 全棧芯片工程師 發(fā)表于 11-02 09:40 ?2405次閱讀
考慮x和z在verilog條件語句中的使用情況

gate_en信號中的clock gating有什么用呢?

畫出電路、畫出波形,設計意圖一目了然,筆者一直推薦這種設計方案風格,畫出電路圖、波形圖絕對是設計輔助....
的頭像 全棧芯片工程師 發(fā)表于 10-16 09:55 ?1281次閱讀
gate_en信號中的clock gating有什么用呢?

寄生參數(shù)抽取只會StarRC不會QRC?

寄生參數(shù)抽取 只會StarRC 不會QRC?本章節(jié)講解下QRC抽取寄生參數(shù)。
的頭像 全棧芯片工程師 發(fā)表于 10-11 16:01 ?5946次閱讀
寄生參數(shù)抽取只會StarRC不會QRC?

debug這個問題,貫通了DC、DFT、P&R

當PR工具導入scan chain的scandef,用于reorder,但是報錯說scan chai....
的頭像 全棧芯片工程師 發(fā)表于 10-10 15:53 ?2908次閱讀
debug這個問題,貫通了DC、DFT、P&R

為了規(guī)避毛刺,UART的start bit至少需要拉低多長時間?

請問,為了規(guī)避毛刺,UART的start bit至少需要拉低多長時間?
的頭像 全棧芯片工程師 發(fā)表于 09-25 09:45 ?1108次閱讀
為了規(guī)避毛刺,UART的start bit至少需要拉低多長時間?

請問芯片功耗如何從28mw降低到21mw呢?

然后選中一個power shut down domain的STD作為對象,domain關電后,rep....
的頭像 全棧芯片工程師 發(fā)表于 09-19 11:22 ?842次閱讀
請問芯片功耗如何從28mw降低到21mw呢?

怎么檢查景芯SoC的低功耗power domain有沒有錯誤?

bind 檢查power domain的library binding情況,也就是檢查是否所有的ce....
的頭像 全棧芯片工程師 發(fā)表于 09-15 09:28 ?1079次閱讀

Cadence功耗分析步驟

Cadence功耗分析首先需生成power grid library
的頭像 全棧芯片工程師 發(fā)表于 09-06 09:47 ?2539次閱讀
Cadence功耗分析步驟

配置PR的FF flow出現(xiàn)的錯誤分析

很明顯,說ADC和DPHY的lef文件找不到,原因是DPHY、ADC模塊被簡化摘掉了,因此,setu....
的頭像 全棧芯片工程師 發(fā)表于 09-05 11:21 ?1013次閱讀
配置PR的FF flow出現(xiàn)的錯誤分析

module對EDA工具的管理

首先,終端輸入module list看看哪些工具可以用:可以看到目前用的dc/T-2022.03-S....
的頭像 全棧芯片工程師 發(fā)表于 09-04 10:00 ?1458次閱讀
module對EDA工具的管理

景芯SoC/MCU v2.0重磅升級!9.1號漲價了

景芯SoC集成了大型IP,一次仿真時間就是1.5小時起步,DFT、DC、PR就需要超過24小時的ru....
的頭像 全棧芯片工程師 發(fā)表于 09-01 15:12 ?2438次閱讀
景芯SoC/MCU v2.0重磅升級!9.1號漲價了

數(shù)字前中后端都不得不熟練的clock switch設計

插入下降沿觸發(fā)的D觸發(fā)器,當前已打開的時鐘路徑上的時鐘會在其下降沿之后先關閉,然后待打開時鐘路徑上的....
的頭像 全棧芯片工程師 發(fā)表于 08-29 09:20 ?1465次閱讀
數(shù)字前中后端都不得不熟練的clock switch設計

淺析UPF設計的debug過程

景芯SoC用always on的power domain電壓域的pwrdown_mux信號作為pow....
的頭像 全棧芯片工程師 發(fā)表于 08-16 09:44 ?1449次閱讀
淺析UPF設計的debug過程

景芯SoC的Spyglass檢查

作為IC設計人員,熟練掌握數(shù)字前端語法檢查工具Spyglass的重要性不言而喻,本文講解景芯SoC的....
的頭像 全棧芯片工程師 發(fā)表于 08-15 09:45 ?2342次閱讀
景芯SoC的Spyglass檢查