將浮點(diǎn)轉(zhuǎn)為定點(diǎn)，大幅降低功耗和成本

（WP491）

賽靈思器件和工具支持從二進(jìn)制到雙精度在內(nèi)的多種數(shù)據(jù)類型。UltraScale 架構(gòu)的可擴(kuò)展精度提供極大靈活性，便于優(yōu)化功耗和資源利用，同時(shí)滿足設(shè)計(jì)性能目標(biāo)要求。

摘 要

在數(shù)據(jù)中心、航空航天與軍用、5G 無線以及汽車等領(lǐng)域，客戶必須滿足高級駕駛員輔助 (ADAS)、雷達(dá)和深度學(xué)習(xí)等應(yīng)用中嚴(yán)峻的散熱、功耗和成本要求。

要實(shí)現(xiàn)這些目標(biāo)，一種極為有效的方法是用定點(diǎn)數(shù)實(shí)現(xiàn)信號處理鏈。賽靈思FPGA 和 SoC 具備固有的可變精度支持，允許客戶輕松調(diào)整以適應(yīng)不斷演變的朝更低精度解決方案發(fā)展的這種行業(yè)趨勢。

賽靈思提供一種包含 Vivado 高層次綜合 (HLS) 的工具流程，允許客戶方便地評估 C/C++ 設(shè)計(jì)的更低精度實(shí)現(xiàn)方案，諸如定點(diǎn)等。

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正 文 章 節(jié)

● 簡介 ：賽靈思支持的數(shù)據(jù)類型

賽靈思 All Programmable 器件和工具支持從二進(jìn)制到雙精度浮點(diǎn)在內(nèi)的多種數(shù)據(jù)類型。用定點(diǎn)實(shí)現(xiàn)的設(shè)計(jì)總是比用浮點(diǎn)實(shí)現(xiàn)的同一設(shè)計(jì)更加高效，因?yàn)槎c(diǎn)實(shí)現(xiàn)方案所占用的資源和消耗的功耗更少。若將設(shè)計(jì)遷移到定點(diǎn)，功耗和占用面積縮減一半并不稀奇。

●浮點(diǎn)轉(zhuǎn)換為定點(diǎn)的優(yōu)勢

對于目前幾乎所有的設(shè)計(jì)，最小化功耗是需要優(yōu)先處理的問題。大多數(shù)應(yīng)用產(chǎn)品必須首先滿足嚴(yán)格的功耗和散熱范圍要求，才能投產(chǎn)。普遍接受的一個(gè)原則是，浮點(diǎn)設(shè)計(jì)較之低精度設(shè)計(jì)而言，功耗更大。

●實(shí)例 ：將浮點(diǎn) FIR 濾波器轉(zhuǎn)換為定點(diǎn)

Vivado HLS 中簡單的 FIR 濾波器設(shè)計(jì)可用來展示浮點(diǎn) FIR 設(shè)計(jì)轉(zhuǎn)換為定點(diǎn)設(shè)計(jì)如何減少所用資源和功耗并實(shí)現(xiàn)相近的結(jié)果精度。

●大大減少 FPGA 資源占用

本例中的定點(diǎn) FIR 所占資源不足原始浮點(diǎn) FIR 的五分之一。

●實(shí)現(xiàn)顯著的功耗節(jié)省

將本白皮書中單個(gè) FIR 濾波器的兩種實(shí)現(xiàn)方案的功耗估算結(jié)果進(jìn)行比較，發(fā)現(xiàn)定點(diǎn) FIR 的功耗減少 1.4W。

● 消減材料成本

將浮點(diǎn)設(shè)計(jì)轉(zhuǎn)換成定點(diǎn)方案，能大大減少 FPGA 資源占用。FPGA 資源的削減能降低材料成本。通過三種方法來實(shí)現(xiàn)。

● 相近的精度

通過比較單個(gè) FIR 濾波器設(shè)計(jì)兩種實(shí)現(xiàn)方案的輸出，會發(fā)現(xiàn)定點(diǎn)實(shí)現(xiàn)方案提供相近的濾波器精度，精度損失僅為 -100dBm 至 -160dBm，同時(shí)能降低功耗和成本。

● 降低時(shí)延

對于單個(gè) FIR 設(shè)計(jì)實(shí)例，可通過濾波器降低時(shí)延——定點(diǎn)實(shí)現(xiàn)方案為 12 個(gè)時(shí)鐘周期，浮點(diǎn)設(shè)計(jì)為 91 個(gè)時(shí)鐘周期。隨著資源用量減少，尤其是 DSP48E2 Slice 減少，有望降低時(shí)延。