無論一輛汽車它是21世紀(jì)20年代初的輔助駕駛汽車，即帶有用于信息娛樂系統(tǒng)、傳動(dòng)系統(tǒng)和自主駕駛員輔助系統(tǒng)（ADAS）的智能子網(wǎng)的汽車，還是未來3級(jí) （Level 3）及以上的自動(dòng)駕駛汽車（在車流中駕駛時(shí)只需最少的人力輔助），網(wǎng)絡(luò)化交通系統(tǒng)對(duì)硬件加速的需求正在迅猛增長(zhǎng)。幾年前，由Nvidia，Mobileye和其他以CPU為中心的供應(yīng)商推出的最受青睞的汽車智能模型都假設(shè)了一個(gè)集中式汽車網(wǎng)絡(luò)，其中由帶有增強(qiáng)DSP功能的多核RISC CPU來管理一套專用的子網(wǎng)絡(luò)?，F(xiàn)在，關(guān)注點(diǎn)正在迅速轉(zhuǎn)向分布式汽車智能化，其中包含帶有相關(guān)視覺系統(tǒng)的復(fù)雜相機(jī)，具有來自物聯(lián)網(wǎng)世界的傳感器中樞架構(gòu)的傳感器子網(wǎng)絡(luò)、以及用于車載信息娛樂系統(tǒng)（IVI）和ADAS的附加子網(wǎng)絡(luò)、以及傳動(dòng)系統(tǒng)/動(dòng)力系統(tǒng)子網(wǎng)絡(luò)，共同協(xié)作來實(shí)現(xiàn)自動(dòng)駕駛汽車功能。

雖然Achronix預(yù)計(jì)未來的傳統(tǒng)車輛和自動(dòng)駕駛車輛最喜歡的架構(gòu)都將是分布式架構(gòu)，但是任何一種網(wǎng)絡(luò)都需要比目前已經(jīng)實(shí)現(xiàn)的架構(gòu)更多的后備協(xié)處理能力。汽車網(wǎng)絡(luò)中預(yù)期的分布式計(jì)算架構(gòu)將是異構(gòu)的，需要從網(wǎng)絡(luò)控制到利用深度學(xué)習(xí)節(jié)點(diǎn)的并行對(duì)象識(shí)別的混合計(jì)算資源。結(jié)果，豪華輔助駕駛汽車中目前CPU的基數(shù)多達(dá)100個(gè)，而在自動(dòng)駕駛汽車中可能會(huì)增加到幾百個(gè)CPU。傳感器中樞將需要后備圖像處理來實(shí)現(xiàn)扭曲和拼接效果；以太網(wǎng)需要IP進(jìn)行數(shù)據(jù)包過濾/監(jiān)控，以及與傳統(tǒng)CAN和FlexRay網(wǎng)絡(luò)的特殊橋接。在第一代汽車架構(gòu)中使用整數(shù)個(gè)CPU和GPU，將遷移到需要可編程加速的高度專業(yè)化計(jì)算節(jié)點(diǎn)。

為了優(yōu)化芯片面積和功率效率，在未來的汽車平臺(tái)上，相比固定功能的SoC或傳統(tǒng)的FPGA，將Speedcore?嵌入式FPGA（eFPGA）硅知識(shí)產(chǎn)權(quán)（IP）集成到SoC中以提供客戶可配置功能，是實(shí)現(xiàn)快速切換協(xié)處理的一個(gè)最佳選擇 。要了解更多關(guān)于處理過程的演變，請(qǐng)參見Achronix白皮書（WP008）：SoC中的EFPGA加速 - 了解Speedcore IP設(shè)計(jì)流程。

Speedcore eFPGA IP在異構(gòu)汽車數(shù)據(jù)處理中的獨(dú)特作用

Speedcore eFPGA IP可以集成到ASIC或SoC中，以提供定制的可編程邏輯陣列?？蛻糁付ㄋ麄兊倪壿?、內(nèi)存和DSP資源需求，然后Achronix配置Speedcore IP以滿足他們的特定需求。Speedcore查找表（LUT）、RAM模塊和DSP64模塊可以像積木一樣進(jìn)行組合，為任何給定應(yīng)用創(chuàng)建最佳的可編程邏輯陣列。Speedcore eFPGA IP在汽車網(wǎng)絡(luò)集成方面提供獨(dú)特的優(yōu)勢(shì)，無論是在現(xiàn)有設(shè)計(jì)中取代一個(gè)FPGA還是增強(qiáng)一個(gè)ASIC。

更高的性能 – 一個(gè)eFPGA通過寬闊的并行接口直接連接（無I / O緩沖器）到ASIC，提供顯著更高的吞吐量，延遲僅為個(gè)位數(shù)的時(shí)鐘周期。 在需要對(duì)迅速變化的交通狀況進(jìn)行實(shí)時(shí)響應(yīng)時(shí)，延遲非常重要。

更低的功耗：

可編程I / O電路的功耗占獨(dú)立FPGA總功耗的一半。一個(gè) eFPGA直接連接到SoC，完全消除了大型可編程I / O緩沖器，從而降低了功耗。

一個(gè)eFPGA的面積可以根據(jù)最終應(yīng)用的要求精確定制，并且可以調(diào)整工藝技術(shù)以實(shí)現(xiàn)性能和功耗的平衡。

更低的系統(tǒng)成本：

一個(gè)eFPGA的片芯占用面積比等效的獨(dú)立FPGA小得多，這是因?yàn)榭删幊蘄 / O緩沖器，未使用的DSP和存儲(chǔ)器模塊以及過度配置的LUT和寄存器都全部被移除。

借助Speedcore定制模塊，可將定制功能作為附加模塊添加到eFPGA邏輯陣列中，并與傳統(tǒng)的LUT、RAM和DSP構(gòu)建模塊一起添加。這種高效的實(shí)施方式極大地降低了片芯尺寸面積，最大限度地降低了功耗，其總體結(jié)果就是，大大降低了系統(tǒng)成本。有關(guān)更多詳細(xì)信息，請(qǐng)參閱Achronix白皮書（WP009）：使用Speedcore定制模塊來增強(qiáng)eFPGA功能。

更高的系統(tǒng)可靠性和良率 - 將FPGA功能集成到ASIC中，可以提高系統(tǒng)級(jí)信號(hào)完整性，并消除了在PCB上安裝一個(gè)獨(dú)立FPGA相關(guān)聯(lián)的可靠性和良率損失。

以ADAS為中心的處理模型

由于多個(gè)視覺處理系統(tǒng)的融合被認(rèn)為是駕駛輔助和自動(dòng)駕駛車輛的核心，所以先進(jìn)駕駛員輔助系統(tǒng)（ADAS）在未來的汽車架構(gòu)中保持了核心地位，即使被認(rèn)為是管理者中的管理者的多核視覺處理器，也已經(jīng)部分被取代了。涉及DSP和整數(shù)密集型任務(wù)兩者的圖像實(shí)時(shí)處理，最初被認(rèn)為是從靜態(tài)相機(jī)或視頻圖像中提取信息以確定對(duì)象類型、位置和速度的問題。隨著設(shè)計(jì)人員為自動(dòng)駕駛車輛做準(zhǔn)備，ADAS處理器的角色已經(jīng)擴(kuò)展到包括視覺、紅外、超聲波、激光雷達(dá)（LIDAR）和雷達(dá)圖像的融合。在傳統(tǒng)的SoC和協(xié)處理器套件中，圖像預(yù)處理與CPU分開執(zhí)行，并且必須通過一個(gè)或多個(gè)高速總線與CPU連接。即使ADAS架構(gòu)的總線延遲得到改善，當(dāng)協(xié)處理器在單獨(dú)的芯片中實(shí)現(xiàn)時(shí)，也會(huì)付出延遲的代價(jià)。因此，將eFPGA IP與統(tǒng)一ADAS架構(gòu)中的CPU相結(jié)合，以確保在快速變化的交通狀況中有視覺、紅外或雷達(dá)警報(bào)的快速響應(yīng)，這是可以驗(yàn)證的最有效的方式。

將多個(gè)傳感器源與一個(gè)ADAS內(nèi)核集成在一起，提供了Speedcore IP與一個(gè)CPU并行嵌入的一種理想應(yīng)用場(chǎng)景。 Speedcore IP支持客戶將一個(gè)定制的可編程邏輯陣列嵌入到具有專用計(jì)算資源的標(biāo)準(zhǔn)化ASIC平臺(tái)中（請(qǐng)參見下圖，并請(qǐng)參閱第4頁(yè)）。在實(shí)踐中，這種集成化可以將從圖像源匯總的數(shù)據(jù)寫入CPU的緩存，而不是寫入獨(dú)立的SDRAM。 減少CPU的中斷意味著對(duì)移動(dòng)中汽車視野里的物體有更多的實(shí)時(shí)響應(yīng)。

視覺處理器（通常來自相機(jī)輸入的2D圖像，盡管已包括越來越多的3D圖像）可以依靠多年來在邊緣提取、格式轉(zhuǎn)換、色彩平衡和分辨率變化方面積累的圖形處理器研究。包括Ceva和Synopsys在內(nèi)的一些處理器IP供應(yīng)商，也在對(duì)象分類和識(shí)別中提升了卷積神經(jīng)網(wǎng)絡(luò)的價(jià)值。以Nvidia為代表的，在這兩個(gè)領(lǐng)域都有經(jīng)驗(yàn)的CPU供應(yīng)商，已經(jīng)試圖在傳統(tǒng)的CPU / GPU任務(wù)與特定的神經(jīng)網(wǎng)絡(luò)模式識(shí)別引擎之間取得平衡。對(duì)于汽車中的神經(jīng)網(wǎng)絡(luò)子架構(gòu)，正從需要高精度浮點(diǎn)DSP的早期成熟架構(gòu)遷移到能夠使用低精度DSP內(nèi)核的自我培訓(xùn)推理引擎，Speedcore DSP64模塊為新的深度學(xué)習(xí)架構(gòu)提供了大量的開銷。 對(duì)ADAS和視覺處理演變的一個(gè)共同認(rèn)識(shí)是，實(shí)時(shí)汽車的態(tài)勢(shì)感知永遠(yuǎn)不會(huì)有一個(gè)最佳的集中式ADAS處理器或SoC?？偸菚?huì)有意想不到的協(xié)同處理和加速任務(wù)被添加到ADAS中心內(nèi)核中。

任何ADAS處理器固有的兩項(xiàng)附加功能是傳感器融合/中樞集成和網(wǎng)絡(luò)轉(zhuǎn)換。前者涉及將來自各種傳感器的信息進(jìn)行組合和關(guān)聯(lián)：包括CMOS圖像、紅外、激光雷達(dá)和新興的小型化雷達(dá)等傳感器。網(wǎng)絡(luò)轉(zhuǎn)換是指以太網(wǎng)的主干網(wǎng)絡(luò)與CSI-2、FlexRay、CAN甚至更早的網(wǎng)絡(luò)協(xié)議的接口。雖然未來的一個(gè)ADAS SoC確實(shí)可以集成一個(gè)傳感器中樞或一個(gè)以太網(wǎng)MAC，但總是會(huì)有一些新興的功能，由CPU外部的外圍邏輯極好地提供。由于傳感器被聚合并且網(wǎng)絡(luò)在輸入到CPU之前在芯片內(nèi)互連，所以通過減少暴露的接口來保持安全性是一個(gè)解決方案，同時(shí)通過片上集成來提高可靠性，對(duì)于許多這樣的任務(wù)而言將被證明是最佳的方案。

圖1：Speedcore陣列（左上）鏈接到CPU子系統(tǒng)及內(nèi)存集群