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解決保持時(shí)間違例流程

電子工程師 ? 來(lái)源:未知 ? 作者:李倩 ? 2018-10-23 10:10 ? 次閱讀
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在分析place_design生成的dcp時(shí),就要開(kāi)始關(guān)注保持時(shí)間違例,尤其是當(dāng)WHS < -0.5ns時(shí)。這是因?yàn)檫^(guò)大的保持時(shí)間違例往往會(huì)導(dǎo)致布線時(shí)間增大,同時(shí),在布線階段,工具未必能修復(fù)此類(lèi)違例。

解決保持時(shí)間違例流程如下圖所示。按照此流程,要逐步關(guān)注以下幾個(gè)因素:

Clock Skew是否大于0.5ns

Hold Requirement是否為正(應(yīng)該為0)

WHS是否小于-0.4ns或THS是否小于-1000ns

Clock Uncertainty是否大于0.1ns

圖片來(lái)源 page 4, ug1292

這幾個(gè)指標(biāo)的具體數(shù)值可在時(shí)序報(bào)告中查到,如下圖所示。圖中,Path Type用于確定分析的是保持時(shí)間。

圖片來(lái)源 page 4, ug1292

Hold Requirement為正的可能情形出現(xiàn)在使用多周期路徑約束的時(shí)序路徑中。如下圖所示,時(shí)鐘使能信號(hào)EN使得路徑的Setup Requirement為3個(gè)時(shí)鐘周期,但Hold Requirement仍應(yīng)為0。

圖片來(lái)源 page 4, ug1292

在此情況下,應(yīng)采用如下圖所示的多周期路徑約束。其中的第2條約束是對(duì)hold的調(diào)整,卻往往容易被遺漏。對(duì)于-hold,它表示相對(duì)于缺省捕獲沿(圖中的Default hold),實(shí)際捕獲沿應(yīng)回調(diào)的時(shí)鐘周期個(gè)數(shù)。

對(duì)于過(guò)大的WHS或THS,應(yīng)在布線之前做一些優(yōu)化,盡可能地降低WHS和THS。為此,可在phys_opt_design階段采取如下圖所示的幾個(gè)措施。

其中方法(1)是在兩個(gè)同步時(shí)序元件之間插入與至相反的時(shí)鐘沿觸發(fā)的寄存器,將該路徑一分為二,該方法的前提是建立時(shí)間不會(huì)被惡化。方法(2)至方法(4)都是在路徑中插入LUT1。方法(2)只在WHS最大的路徑中插入LUT1;方法(3)則是在更多的路徑中插入LUT1;方法(4)則是在-directive為Explore的基礎(chǔ)上進(jìn)一步修正保持時(shí)間違例,等效于-directive Explore +-aggressive_hold_fix。

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:深度解析ug1292(4)

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