大神召喚

vivado2017.2一個工程下，兩個互不相干的模塊會相互影響，只有屏蔽其中一個另一個才能正常工作。使用此芯片第一次發(fā)現(xiàn)如此詭異現(xiàn)象，現(xiàn)在依然沒有找到根本原因，只找到了規(guī)避方法，各路大神如果有相關(guān)經(jīng)驗或者建議請小窗告知，感激不盡！

問題現(xiàn)象

工程中有一個串口通信模塊，多個Aurora模塊。其中一個Aurora模塊和串口模塊有沖突，不能同時出現(xiàn)，否則串口可以正常使用，但是Aurora不能正常工作，表現(xiàn)為channel up始終為低，輸入時鐘鎖不定，locked信號一直為低。

當沒有串口模塊的時候所有Aurora模塊都正常，硬件上也查看了時鐘，完全正常，所以排除外部時鐘問題。

時序報告里面沒有任何告警，時序裕量大于0，而且串口是低速，高速接口是時鐘鎖不定，和時序也不應(yīng)該有關(guān)系。

分析和測試過程

首先屏蔽了串口模塊后可以正常，可以說明是串口模塊里面某個部分影響到了Aurora?？梢圆捎萌缦虏呗?，先屏蔽一半代碼，如果沒有復(fù)現(xiàn)問題說明，影響因素在屏蔽的代碼里面，反之亦然。

通過這種類似二分法的方法，最終發(fā)現(xiàn)主要是串口里面的VIO的影響，屏蔽VIO后串口和Aurora都正常。

由于VIO控制的信號和Aurora根本沒有任何聯(lián)系，所以打開了布局布線圖查看了二者的分布情況，示意圖如下：

紅色底是Aurora的分布范圍，白色的是串口模塊，被Aurora包圍了。嘗試了一下手動布局讓串口模塊和Aurora不產(chǎn)生交叉，變成了下圖所示：

布局變成上圖所示后，除了布局外，沒有任何其他改動，VIO也依然存在于串口中，但是串口和Aurora都可以正常工作了，也就是時鐘鎖定，channel up拉高，通信數(shù)據(jù)check完全正常。目前找到這里，只有在硬件上再查一查有什么漏掉的點可能出問題的。想從FPGA上下手找更加根本的原因目前還沒想到更好的方法，歡迎各位和我討論。

總結(jié)

1.規(guī)避問題的方法就是通過手動布局讓兩個模塊不產(chǎn)生相互交叉。

2.初步懷疑vivado是否有bug，導(dǎo)致某些問題并沒有報告出來，從而誤導(dǎo)了開發(fā)人員

3.芯片來源可能不是正規(guī)渠道，本身有bug

4.根本原因尚未找到，查找和確定問題比較困難