現(xiàn)代電子戰(zhàn)(EW)系統(tǒng)開發(fā)人員面臨著眾多挑戰(zhàn)，其中包括日益增加的頻譜擁堵以及以更高的探測靈敏度對更寬的帶寬進行監(jiān)視等難題。此外，系統(tǒng)開發(fā)人員還面臨巨大壓力，要縮短開發(fā)時間，眾多現(xiàn)有開發(fā)模型難以應(yīng)對，因而需要各類定制型硬件和固件設(shè)計，以便在尺寸、重量和功率三重限制下提升性能水平。

新型每秒千兆采樣(GSPS)高速轉(zhuǎn)換器、高性能FPGA和FPGAIP內(nèi)核已經(jīng)開始改變現(xiàn)狀，為設(shè)計師帶來了現(xiàn)成的解決方案和可配置的構(gòu)建模塊，助其從容面對新一代挑戰(zhàn)。一種采用ADI GSPS ADC并且搭載Altera? FPGA和通道化IP的參考設(shè)計將向我們展示，設(shè)計師如何在縮短上市時間的條件下，打造出最先進的電子情報和數(shù)字RF存儲器系統(tǒng)解決方案。

電子戰(zhàn)概述

電子戰(zhàn)系統(tǒng)可以識別和反擊監(jiān)視與跟蹤雷達等電子威脅。電子戰(zhàn)系統(tǒng)通常分為電子支援(ES)、電子攻擊(EA)和電子保護(EP)三類。

電子支援系統(tǒng)用于攔截和測量信號參數(shù)，以識別信號源并進行威脅分析。電子攻擊系統(tǒng)會產(chǎn)生干擾信號，以壓制真實脈沖。數(shù)字射頻存儲器(DRFM)是一種用于欺騙雷達的欺騙技術(shù)。電子保護系統(tǒng)主要用于處理和存儲輸入信號以構(gòu)建信號數(shù)據(jù)庫。該數(shù)據(jù)庫是一個持續(xù)更新的查詢表，用于識別未來雷達系統(tǒng)。傳統(tǒng)上，這些系統(tǒng)是在模擬平臺上開發(fā)的?，F(xiàn)代系統(tǒng)的數(shù)字化水平更高，可以利用可編程邏輯器件強大的信號處理能力。

在這些系統(tǒng)中，不明目標威脅的探測需要一個可以工作于較寬頻段的接收器，以識別威脅并發(fā)動對抗措施。典型的電子戰(zhàn)系統(tǒng)的工作頻率范圍是直流至20 GHz。在寬帶寬要求以外，實戰(zhàn)電子戰(zhàn)系統(tǒng)還要求高動態(tài)范圍、高靈敏度和精確的脈沖特性描述性能，新系統(tǒng)也要以更快的速度、更高的靈敏度監(jiān)視目標帶寬。電子戰(zhàn)系統(tǒng)接收到的輸入信號可能來自眾多不同來源，并且需要識別和區(qū)分每一個來源，此時，情況變得更加復(fù)雜。在敵方有意為之的干擾以外，不斷增加的頻譜擁堵，特別是通信基礎(chǔ)設(shè)施的快速擴張導(dǎo)致的頻譜擁堵問題進一步增加了有效探測的難度。

尺寸更小、重量更輕、功率更低的復(fù)雜系統(tǒng)使開發(fā)周期變得越來越長。然而，新一代現(xiàn)成解決方案和可編程構(gòu)建模塊可為這些挑戰(zhàn)提供解決方案。對任何電子戰(zhàn)系統(tǒng)來說，兩個關(guān)鍵構(gòu)建模塊是模數(shù)轉(zhuǎn)換器和實時通道化IP，我們將進一步考察這兩個關(guān)鍵構(gòu)建模塊，展示如何應(yīng)對這些挑戰(zhàn)。

電子戰(zhàn)系統(tǒng)的ADC瓶頸問題

在許多情況下，高速ADC從模擬域向數(shù)字域的過渡是電子支援系統(tǒng)、電子攻擊系統(tǒng)和電子保護系統(tǒng)的限制因素，在此，系統(tǒng)架構(gòu)師往往面臨一個難題。成本和系統(tǒng)尺寸最小化通常是重中之重，但系統(tǒng)設(shè)計師還必須在提高瞬時監(jiān)視帶寬以最大程度地增加攔截概率的需求，與如何將帶內(nèi)高功率信號降低系統(tǒng)靈敏度的影響最小化之間找到最佳平衡。這些要求在轉(zhuǎn)換器設(shè)計和將信號內(nèi)容耦合到轉(zhuǎn)換器的前端設(shè)計方面帶來了挑戰(zhàn)。即使轉(zhuǎn)換器本身擁有出色的性能，前端也必須能維持信號質(zhì)量，結(jié)果促使設(shè)計師不斷超越高速ADC的極限，以提高性能、降低成本。

圖1所示為一個簡單的電子戰(zhàn)系統(tǒng)。該系統(tǒng)的主要特性為一個射頻接收器(用于下變頻和選擇要監(jiān)視的目標頻帶)、用于轉(zhuǎn)換模數(shù)域數(shù)據(jù)的ADC以及數(shù)字信號處理引擎，該引擎通常是一個FPGA，配置為探測、確定、分析和管理目標信號的存儲。DRFM和電子攻擊系統(tǒng)也包括一個采用高速DAC的相應(yīng)發(fā)射鏈。

圖1. 典型電子戰(zhàn)架構(gòu)信號鏈

從歷史上來看，在增加瞬時帶寬的同時維持需要的線性度需要使用多個重疊接收器或一種交錯式架構(gòu)。重疊的接收器各自數(shù)字化所需帶寬的一部分，并用數(shù)字信號處理技術(shù)把來自各個通道的數(shù)據(jù)和可觀測頻譜重新組合起來。對于交錯式架構(gòu)，一般要搭配校準使用，以便最大限度地減小轉(zhuǎn)換器之間的相差、失調(diào)差和增益差。兩種方案的實現(xiàn)成本都比較高，但數(shù)字信號處理往往會根據(jù)實現(xiàn)需求進行定制。

ADI的新型RF采樣ADC (如AD9625)為新一代系統(tǒng)提供了解決方案，不但可以提供更大的瞬時帶寬，同時還具有更高的線性度，能夠維持所需要的靈敏度水平。AD9625是一款2.5 GSPS、12位ADC，可增進高帶寬交流性能，在1 GHz輸入下，其典型寬帶SNR/SFDR分別達到前所未有的57 dB/80 dB。另外，這款A(yù)DC還支持確定到達角往往需要的多轉(zhuǎn)換器同步，集成了數(shù)字下變頻器(DDC)以便抽取和觀測輸出頻譜的較小部分。

AD9625能支持超過3 GHz的小信號模擬帶寬，可為系統(tǒng)設(shè)計師提供很大的IF定位靈活性。憑借第一和第二奈奎斯特采樣選項和超過1 GHz的可用帶寬，設(shè)計師可以最大化前端接收器架構(gòu)的性能，實現(xiàn)濾波和系統(tǒng)復(fù)雜性的最佳平衡。

ADI推出了支持并行接口和串行接口(包括JESD204B標準)的器件。這對于眾多電子戰(zhàn)系統(tǒng)的高數(shù)據(jù)速率和低延遲要求是極其重要的。

為了便于快速制作原型和系統(tǒng)開發(fā)，AD9625以VITA 42/FPGA夾層卡(FMC)平臺的形式提供(見圖2)。該平臺提供了一些參考設(shè)計，可借以了解如何優(yōu)化ADC前方的信號調(diào)理以實現(xiàn)性能優(yōu)化；同時，平臺還可確保ADC與處理單元之間的數(shù)據(jù)處理接口擁有充足的帶寬，以便在仍然使用CoT架構(gòu)的條件下，支持來自轉(zhuǎn)換器的實時全速率數(shù)據(jù)傳輸需求。結(jié)果打造出一款高效的架構(gòu)，集成2.5 GSPS ADC COTS解決方案，以最小尺寸提供高速導(dǎo)管。

圖2. AD9625 (2500 MSPS、12位FMC板，帶同步支持)。(PN：AD-FMCADC2-EBZ)

通道選擇器概述

盡管電子攻擊系統(tǒng)、電子支援系統(tǒng)和電子保護系統(tǒng)中的信號都各有特點，但它們都有一個共同的組件，即數(shù)字通道化接收器，也稱通道選擇器。通道選擇器把一個寬帶寬拆分成小帶寬，以便把目標信號與噪聲和干擾信號分開，從而在單個子通道中可靠地檢測到低SNR和時間敏感信號。多數(shù)數(shù)字通道化接收器都由一個濾波器組和快速傅里葉變換(FFT)組成。

作為設(shè)計工程師，這里面臨的一個挑戰(zhàn)是，每次設(shè)計或升級新的電子戰(zhàn)系統(tǒng)時，通常都要求開發(fā)更加復(fù)雜的通道選擇器。這是因為新設(shè)計通常會導(dǎo)致必要的硬件升級，以支持速率更高的轉(zhuǎn)換器和更高的處理性能，以應(yīng)對不斷變化的全球威脅。為了加快通道選擇器的開發(fā)步伐，降低內(nèi)部研發(fā)(IRAD)成本，Altera開發(fā)了一款超高采樣速率的FFT IP和FIR濾波器IP內(nèi)核，能夠處理多-GSPS轉(zhuǎn)換器輸入。這些IP內(nèi)核可根據(jù)多種輸入?yún)?shù)，優(yōu)化您的解決方案，如圖3所示。

圖3. Altera超高采樣速率FFT配置

圖4. 一般電子戰(zhàn)系統(tǒng)框圖

圖4通過一般電子戰(zhàn)系統(tǒng)框圖描述了通道選擇器的作用，在該圖中，先對數(shù)字化輸入射頻(RF)寬帶信號進行下變頻和數(shù)字化處理，然后饋入通道化接收器之中。對各通道的輸出進行信號檢測和估算，以便把威脅信號與中立方和友方信號分辨開來。一旦發(fā)現(xiàn)威脅且有數(shù)據(jù)作為支撐，某些電子戰(zhàn)系統(tǒng)就會通過干擾對抗威脅。在此過程中，接收器可能會產(chǎn)生各種干擾信號。

在敵方發(fā)射機中，這些干擾信號可能表現(xiàn)為陷波白噪聲或再生虛假反射信號(即DRFM)。干擾信號通過反相通道選擇器，后者的作用是重構(gòu)寬帶反射信號。反射信號在上變頻回敵方發(fā)射機之后再發(fā)射。

硬件演示

項目展示的是ADC接口和通道選擇器功能。一個信號發(fā)生器產(chǎn)生一個正弦信號音，作為AD9625的輸入。AD9625 ADC輸出端通過行業(yè)標準FMC接口連接至Arria-V SoC開發(fā)套件。JESD204B標準定義了各種通道配置條件下邏輯器件的數(shù)據(jù)速率。在本演示中，JESD204B接口配置為使用8通道收發(fā)器模式，如圖5A和圖5B所示。

通過JESD204B接口接收的樣本饋入通道選擇器IP中，后者配置為用16條輸入線并行接收16個樣本(圖4中的參數(shù)M)。根據(jù)FFT點的數(shù)量，把一個全FFT幀分為多個時隙。例如，一個1024點FFT需要1024/16 = 64個時隙。濾波器組系數(shù)和FFT處理級會根據(jù)時隙自動切換。

通道選擇器IP是用DSP高級版生成器(DSPBA)開發(fā)的，這是來自Altera的一款基于模型的設(shè)計流工具。借助該工具，信號處理工程師可以在MATLAB/Simulink環(huán)境中設(shè)計、評估和驗證其算法。

當算法為最優(yōu)時，DSPBA會生成可以部署在Altera FPGA上的代碼。通道選擇器輸出存儲在片內(nèi)存儲器中，并通過Altera系統(tǒng)在環(huán)(SIL)工具進行驗證。SIL用一個MATLAB API來觸發(fā)片內(nèi)寄存器，開始記錄，以用于數(shù)據(jù)可視化。一旦觸發(fā)，則會對FFT處理執(zhí)行一次迭代，并把產(chǎn)生的數(shù)據(jù)存儲到片內(nèi)SRAM中。MATLAB API通過Altera Avalon存儲器圖把數(shù)據(jù)從SRAM提取到MATLAB主機中。上傳到MATLAB之后，則會在屏幕上繪制樣本圖。

IP的集成是在Qsys中完成的。Qsys是Altera推出的一款集成工具，通過提供集成框架，可以大幅縮短開發(fā)流程。運用圖形用戶界面即可實現(xiàn)層級式IP重用和互聯(lián)基礎(chǔ)設(shè)施。

圖5A. AD9625通過JESD204B接口連接Altera Arria V

圖5B. 面向Altera系統(tǒng)在環(huán)的通道選擇器JESD204B輸入和Avalon存儲器圖

創(chuàng)建一個Qsys項目，以集成通道選擇器IP和JESD204B IP。除了通道選擇器IP集成以外，項目還集成了控制功能，以支持連接ADC的SPI配置接口。

通道選擇器可以通過MATLAB設(shè)置腳本輕松切換為不同的FFT大小。這種靈活性為將來的升級路徑提供了保障，同時還有可能在不同系統(tǒng)配置之間實現(xiàn)設(shè)計的重復(fù)利用。例如，圖6展示了來自SIL的4096點FFT輸出。

圖6. 4k-FFT通道選擇器通過SIL的輸出圖示例

結(jié)論

通過新一代高速轉(zhuǎn)換器打造的解決方案可以提供更高的瞬時帶寬而不犧牲系統(tǒng)靈敏度，同時還能在頻率規(guī)劃方面提供更大的靈活性，或者消除前端RF帶上的下混頻級的必要性。然而，在1 GHz范圍內(nèi)實現(xiàn)帶寬數(shù)據(jù)分析可能對高性能系統(tǒng)的設(shè)計造成挑戰(zhàn)。

為了解決這個問題，可以利用通道選擇器來分析這些寬帶寬同時維持高性能。這些新型GSPS RF ADC加上新型可配置通道選擇器IP內(nèi)核為新一代系統(tǒng)設(shè)計師提供了一種更快的解決方案，可以很好地適應(yīng)不斷變化的電子戰(zhàn)環(huán)境。